Устройство для моделирования запаздывания сигнала

 

Изобретение относится к гибридной вычислительной технике и может быть использовано для машинного моделирования динамики сложных объектов с запаздыванием в различных областях техники. Цель изобретения - расширение функциональных возможностей за счет одновременного моделирования п запаздываний сигналов. Для этого в устройство введены цифроаналоговые преобразователи, элемент ИЛИ, блок задержки импульсов и входные регистры. 2 ил

„„.БЦ„„1783550 А1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s G 06 G 7/48

ГОСУДАРСТ8ЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2. Изобретение относится к гибридной вы- .: Устройство содержит аналого-цифрочислительной технике и может быть исполь- .. вые преобразователи записи и сдвига, презовано для машйнного моделирования .: образователь времени запаздывания в объектов с переменным запаздыванием в напряжение, таймер, двоичный счетчик адэнергетике (ядерные реакторы и т,п.),.в ра- . ресного кода ячеек записи, вычислитель аддиотехнике(системы пространственно-вре- реса ячеек воспроизведения;-шийуданных, О© менной обработки сигналов и т.п:), в шину. адресов, массйв ячеек цифровой пабиологии (биологические популяции и т;и.), мяти, цифроаналоговый преобразователь ОЧ в медицине (сердечно-сосудистые сйстемы воспроизведения, формирователи строби- Ц1 и т.п.) и в других отоаслях. рующих импульсов и схемы разрещения эа- О писи (воспроизведения). . Известно устройство для моделирова- - Общим недостатком этих устройств явния регулируемого запаздывания сигнала ляется ограниченность их функциональных на элементах и узлах цифровой техники, в возможностей, связанная с невозможнокотором запаздывание реализуется путем стью получения на одном устройстве группы последовательной перезаписи задерживав- задержанных сигналов от одного в одного. мого сигнала из регистра в регистр. Применение для таких целей нескольких усНаиболее близким к предлагаемому яв- тройств загромождает процесс моделироваляется устройство для моделирования пере-, ния и приводит к паденйю эффективности менного запаздывания, реализующее использования цифровой памяти. способ формирования запаздывания сигна- Цель изобре1ения — расширение функла, циональных возможностей за счет одновре1 (21).4798288/24 (22) 10.01.90 (46) 23.12.92, Бюл. М 47 (71) Научно-исследовательский институт механики при Нижегородском государственном уйиверситете им, Н.И. Лобачевского: (72) E.Â. Прокофьев и Л,Л. Сибирякова (56) Титов Н,M. и др. Моделирование систем с запаздыванием, М.: Энергия, 1969.

Авторское свидетельство СССР

M. 1599875, кл, G 06 6 7/63, 1988. (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

ЗАПАЗДЫВАНИЯ СИГНАЛА (57) Изобретение относится к гибридной вычислительной технике и может быть.использовано для машинного моделирования динамики сложных объектов с запаздыванием в различнйх областях техники. Цель изобретения — расширение функциональных возможностей за счетодновременного мо, делирования и запаздываний сигналов. Для этога в устройство введены цифроаналоговые преобразователи, злемейт ИЛИ, блок задержки импульсов и входные регистры. 2 ил, 1783550 менного моделирования и запаздываний Вторая группа выходов формирователя входного сигнала. импульсов p, > ... yn < y (на фиг.2 осциллоНа фиг,1 представлена структурная граммы ж, и, л) подключена к управляющим электрическая схема устройства; на фиг2 — входам выходных ЦАП 16 и обеспечивает пример временных диаграмм, поясняющих 5 . последовательные подключения каждого из его работу при и = 3, ЦАП к соответствующим ячейкам первого

Устройство для моделирования запаз- блока памяти 2. дывания сигнала (фиг.1) содержит аналого- В результате на выходах ЦАП образуетцифровой преобразователь(АЦП)1, первый ся группа задержанных сигналов (на фиг;2 и второй блоки памяти 2,13, генератор им- 10 осциллограммы с, т, у). пульсов 3, счетчик импульсов 4, первый, вто- С целью предотвращения поДачи на широй и третий блоки стробирования 5,6,14;и ну адреса еще не вычисленного адреса М(!) входных регистров 7, схему ИЛИ 8, блок разрешающие импульсы на второй блок задержки импульсов 9, формирователь им- стробироваййя 6 подаются через импульспульсов стробирования 10, вычислитель ад- 15 ный блок задержки 9. реса воспроизведения 11, в состав которого Сумматор 15 вычислителя адреса восп-. входят первый и второй сумматоры 12;15, и роизведения 11 йолучает "информацию о и выходных цифроаналоговых преобразова- числе й, записанном во втором блоке памятелей (ЦАП) 16.: . : . ти 13, через третий блок стробирования 14, устройство для моделирования-запаз- 20 управляемый от знакового разряда на выходывания сигнала работает следующим об- . де сумматора 12. разом, Непрерывный задерживаемый Таким образом, введени6 группы и сигнал 0(т) произвольнойформы(фиг,2а)по-. входных регистров 7, группы и-1 выходных ступает на вход устройства на АЦП 1, на ЦАП-16, выходе которого, формируются цифровые 25 элемента ИЛИ 8, блока задержки имкоды, пропорциональные дискретным зна- пульсов 9 позволяет расширить функциочениям сигнала О(!) и следующие eo epeMe- нальные возможности устройства для " ни синхронно с импульсами Tl (фиг.2б) моделирования запаздываниязасчетповыгенератора импульсов 3, поступающими на шения эффективности использования вывход счетчика 4 и формирователя импульсов 30 числителя 11 и блока йамяти 2.. стробирования 10. Цифровой код адреса за- Ф о р м у л а и з î б р е т е н и я писи J(i) (фиг.2в) с выхода счетчика 4 после Устройство Для моделирования запазпрохождения через первый блок стробиро- дываниясигнала,содержащееаналого-циф-, вания 5 поступает на шину адреса по коман- ровой и реобразователь, выход кот6рого де импульса S) с блока 10 (фиг.2г), a no 35 соединен с входом первого цифроаналогокоманде импульса у1 с выхода АЦП 1 в ячей- вого преобразователя и cдвухнаправленныку первого блока памяти 2, соответствую- . ми входамиданныхпервогоблока памяти,и щую адресу !(!), запишется значение: генератор импульсов, выход которогосовходного сигнала 0(!), Импульс g> поступа- единен со счетным входом счетчика им-. еттакже на первый из входных регистров 7, 40 пульсов и с "входом формирователя обеспечивая передачу управляющего кода . стробирования, первый выход которого к1 (фиг.2м) на вход сумматора l2. Первая подключен к разрешающему входу первого группа выходов формирователя импульсов блока стробирования, выход которого объе10 обеспечивает подачу импульсов Sz, Яз, :динен по схеме "Монтажное ИЛИ" с выхоS4...Sn+1 (на фиг.2 осциллограммы е, з. к), 45 дом второго блока стробирования и: которые через элемент ИЛИ 8 управляют соединен с адресными входами первого вычислителем адреса 11 (фиг.2р) по соотно- блока памяти, разрядные выходЫ счетчика шению импульсов подключейй к входам первого,.

M(!) = (!(!) — !с(!)+ N)modM, блока стробирования и к первому многораз- . где К(!) — число тактов сдвига адреса, кото- 50 рядному входу первого сумматора, выход . . Рое последовательно принимает значения которого соединен с первым входом второго управляющих воздействий а1, к ... кп, по- сумматора, разрядные выходы которого со- ступающих на входные регистры (на фиг.2 единены с входами второго блока стробироосциллограммы м, н, о}, дания, второй многоразрядный вход

Опережающее поступление кодов к1 на 55 второго сумматора подключен к выходу вычислитель 11 обеспечивается подключе- третьего блока стробирования, разрешаюнием управлякпцего входа !-го регйстрв к щий вход. которого соединен со знаковым

I-му выходу первой группы выходов форми- выходом первого сумматора, входы третьерователя, где = 2,3„.„n. ro блока стробирования подключены к выхо1783550

В дам второго блока памяти, второй выход формирователя импульсов стробирования соединен с входом разрешения записи первого блока памяти и с управляющим входом аналого-цифрового преобразователя, вход 5 которого является информационным входом устройства, о тл и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей за счет одновременного моделирования и запаздываний сигналов, в 10 него введены п-1 цифроаналоговых преобразователей, элемент ИЛИ, блок задержки импульсов и и входных регистров, входы которых являются управляющими входами устройства, выходы входных регистров объ- 15 единены по схеме "Монтажное ИЛИ" и подключены к второму входу первого сумматора, первая группа выходов формирователя импульсов стробиоования соединена с входами элемента ИЛИ, выходкоторого- и одкл ючен к строби рующим входам первого и второго сумматоров и через блок задержки ймпульсов.соединен с разрешающим входом второго блока стробирования, вторая группа выходов формирователя стробирующих импульсов соединена с управляющими входами соответствующих цифроаналоговых преобразователей, выходы которых являются выходами устройства, управляющий вход .первого всМйбго-регистра подключен к второму выходу формирователя импульсов стробирования, t-й выход первой группы которого соединен с управляющим входом l-ro входного регистра (где ! =2..., n), 1783550 а) e)

У(m) Редактор Г.Бельская

Заказ 4518 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 г)Ф ф8 u) к)$ . л) л() и)

g) g

Составитель О.Солнышкова

Техред М.Моргентал Корректор О.Густи