Устройство для коммутации многоадресных сообщений

 

Изобретение относится к вычислительной технике и может быть использовано на центрах коммутации сетей передачи данных . Целью изобретения является увеличение быстродействия устройства. Устройство коммутации многоадресных сообщений содержит входной ключ 1, формирователь импульсов 2, блок выделения разрешенных кодов 3, два селектора 4 и 6, блок микропрограммного управления 5, генератор тактовых импульсов 7, блок анализа адресной части водного сообщения 8, декодер 9, m триггеров 10, m элементов И 11, m ключей 12. Устройство позволяет осуществлять коммутацию многоадресных сообщений с адресом, меньшим чем линейная сумма адресов абонентов получателей, за счет использованных в качестве адресов кодовых комбинаций дизъюнктивного кода, что повышает производительность устройства и пропускную способность сети передачи данных в целом. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 15/16

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4887247/24 (22) 29.11.90 (46) 30.12,92. Бюл. М 48 (72) Е.И.Ивченко, Ю,В,Глуховец и В.А.Талалаев, (56) Авторское свидетельство СССР

N. 882244448855, кл. Н 04 Q 1981.

Ильин В,А. Телеуправление и телеизмерение. M.: Энергоиздат, 1982, с. 392, рис. 13.22. (54) УСТРОЙСТВО ДЛЯ КОММУТАЦИИ

МНОГОАДРЕСНЫХ СООБ!ЦЕНИЙ (57) Изобретение относится к вычислительной технике и может быть использовано на центрах коммутации сетей передачи данных, Целью изобретения является увеличение быстродействия устройства. Устройство

Изобретение относится к вычислительной технике и может быть использовано на . центрах коммутации (ЦК) сетей передачи данных.

Известны устройства коммутации сообщений, которые не позволяют коммутацию многоадресных сообщений.

Известны также устройства для анализа адресных посылок, и устройство коммутации многоадресных сообщений. Данным устройствам присущи свойства снижения производительности с увеличением адресной части многоадресного сообщения.

Наиболее близким к предлагаемому устройству является устройство, которое содержит декодирующий узел адреса с m адресными выходами, канальные каскады совпадений, узел защиты кодов, выделители тактовых и синхронизирующих импульсов, генератор тактовых импульсов и

„„Я „„1784991 А1 коммутации многоадресных сообщений содержит входной ключ 1, формирователь импульсов 2, блок выделения разрешенных кодов 3, два селектора 4 и 6. блок микропрограммного управления 5, генератор тактовых импульсов 7, блок анализа адресной части водного сообщения 8, декодер 9, m триггеров 10, m элементов И 11, m ключей

12. Устройство позволяет осуществлять коммутацию многоадресных сообщений с адресом, меньшим чем линейная сумма ад° ресов абонентов получателей, эа счет использованных в качестве адресов кодовых

I комбинаций дизъюнктивного кода, что повышает производительность устройства и пропускную способность сети передачи данных в целом. 1 ил. линейный узел. Устройство позволяет коммутацию многоадресных сообщений при низкой производительности, так как происходит снижение быстродействия устройства с увеличением числа абонентов-получателей многоадресного сообщения, вызывающего прямопропорциональное увеличение адресной части, многоадресного сообщения, Цель изобретения — увеличение быстро- . действия устройства, Поставленная цель достигается за счет осуществления коммутации многооадресных сообщений с адресом меньшим чем линейная сумма адресов абонентов-получателей за счет использования в качестве адресов — кодовых комбинаций дизьюнктивного кода и введения ключа, группы m триггеров, группы m ключей и блока анализа адресной части входного сообщения.

1784991 зом

Ха чертеже представлена Структурная схема устройства.

Устройство коммутации многоадресных сообщений содержит входной ключ 1, формирователь импульсов 2, блок выделения разрешенных кодов 3, первый 4, второй 6 селекторы импульсов, блок 5 микропрограммного управления, генератор 7 тактовых импульсов, блок 8 анализ адресной части, входного сообщения, декодер 9, группу m триггеров 10, группу m элементов И 11, группу кяачей 12, информационный вход устройства 13, груйпу m выходов устройства 14.

Устройство работает следующим обраn — длина кодовой комбинации адресов абонентов, определяемое из соотношения и - о9гМ1. где M — число абонентов сети,(xf — ближайшее целое > x, S — количество абонентов-получателей МАС.

Использованйе в качестве адресйой части МАС кодовой комбинации 2РОз кода и применение данного устройства позволяет сократить объем (V) передаваемых Сообще10 ний, т.к. в известных устройствах обьем адресной части определяется из условия

V > п.S.

Это обстоятельство и обеспечивает повышение быстродействие устройства по

15 коммутации многоадресных сообщений.

Кодовые комбинации многоадресного сообщения (МАС) поступают на информационный 13 вход устройства через открытый вход ключ 1. Поэлементный прием импульсов кодовых комбинаций осуществляет формирователь импульсов 2, Реализация алгоритма работы устройства, задаваемая блоком 5, начинается после приема синхросигнала, подаваемого на вход блока 5 с выхода первого селектора импульсов 4. После . приема и накопления кодовых комбинаций

MAC в блоке 3 по сигналу из блока 5 закрывается входной ключ 1. Блок 3 пропускает на свой выход только разрешенные кодовые комбинации, По сигналу из блока 5 они подаются из блока 3 в блок 8. В блоке 8 осуществляется последовательная проверка условия логического включения кодовых комбинаций адресов абонентов-получателей центра коммутации в кодовую комбинацию адреса MAC. После проверки в блоке 8 разрешающие сигналы ("1") будуг поданы на первые входы тех элементов И 11, которые ведут к абонентам-получателям с адресами, для которых выполняется условие логического включения. После окончания цикла работы блока 8 по сигналу из блока 5 через соответствующие элементы И 11, открываются соответствующие ключи 12 для выдачи текстовой части сообщения. Одновременно сигнал из блока 5 поступает на третий вход входного ключа 1, открывая его для приема очередного сообщения. По сигналам блока 5 устанавливаются в "0" триггеры 10 и подготавливается к очередному циклу блок 8, Таким образом, обеспечивается высокое быстродействие устройства, так для кодовой комбинации дизьюнктивного кода справедливо соотношение

S n

30 ветственно к входу запуска блока

40

Формула изобретения

Устройство для коммутации многоадресных сообщений, содержащее формирователь импульсов, блок выделения разрешенных кодов. первый и второй селекторы сигналов; декодер, блок микропрограммного управления, генератор тактовых импульсов и с первого по М-й элементы И, (где M — число выходных направлений коммутации), причем выход формирователя импульсов подключен к информационным входам первого и второго селекторов сигналов, выходы которых подключены соотмикропрограммного управления и к входу запуска-останова генератора тактовых импульсов, выход которого подключен к входу синхронизации блока микропрограммного управления, первый выход которого подключен к управляющему входу блока выделения разрешенных кодов, о т л и ч а ющ е е с я тем, что, с целью увеличения быстродействия, в него введен ключ, с первого по М-й триггеры, группа из М ключей и блок анализа адресной части входного сообщения, причем информационный вход устройства подключен к информационному входу ключа, выход которого подключен к входу формирователя импульсов, выход блока выделения разрешенных кодов подключен к информационному входу блока анализа адресной части входного сообщения, первый выход которого подключен к . управляющим входам ключей группы, второй выход блока анализа адресной части входного сообщения подключен к входу синхронизации декодера, выходы ключей группы подключены соответственно к выходам с первого по M-й устройства, второй, третий и четвертый выходы блока микропрограммного управления подключены соответственно к первому управляющему входу ключа, к первому и второму управляющим входам блока анализа адрес1784991

Составитель Е. Ивченко

Техред М.Моргентал Корректор Л, Лукач

Редактор Н. Коляда

Заказ 4366, Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород. ул.Гагарина, 101 ной части входного сообщения, пятый выход блока микропрограммного управления подключен к второму управляющему входу . ключа и к первым входам всех элементов И, выходы которых. подключены соответствен- 5 но к информационным входам ключей с пер-

coro по М-й группы, шестой выход блока ми крап рограм много управления под кл ючен к входам синхронизации триггеров с, первой по М-й и к третьему управляащему 10 входу блока анализа адресной части входного сообщения, выходы группы которого подключены соответственно к информационным входам декодера, выходы с первого по M-й которого подключены соответствен- 15 но к информационным входам триггеров с первого по М-й, выходы которых подключены соответственно к вторым входам элементов И с первого по М-й, блок анализа адресной части входного сообщения со- 20 держит первый и второй ключи, первый и . второй регистры, с первого по К-й элемен.ты ИЛИ (где К вЂ” разрядность выделений адресной части входного сообщения), пер- .; вый и второй узлы буферной памяти, с пер- 25 вого пд К сумматоры по модулю 2„с первого по К элементы задержки и элементы ИЛИ-НЕ, причем в блоке анализа адресной части входного, сообщения информационный вход блока подключен к 30 информационному входу первого регистра; выход которого подключен к первому выходу блока айализа адресной части входного сообщения, первый управляющий вход которого подключен к управляющим входам первого и второго ключей, выход второго ключа подключен к первым ийформационным входам второго регистра и первого узла буферной памяти, второй управляющий вход блока анализа адресной части входного сообщения подключен к входу чтения второго узла буферной памяти и входам записи-считывания второго регистра и первого.узла буферной памяти, третий управляющий вход блока анализа. адресной части входного сообщения подключей к входу записи-считывания первого регистра и к входам установки в "0" второго регистра и первого узла буферной памяти, выходы которого подключены соответственно к информационным входам с второго по (К+ 1)-й второго регистра, а-й вйход второго регйстра (где а = 1, 2, ... К) подключен к (а + 1)-му информационному входу первого регистра, к первому входу а-го элемента ИЛИ и к входу а-го элемента задержки, выходы à-ro элемента ИЛИ и а-го элемента задержки подклЮчены соответственíî K. Flервому и второму информационным входам à-ro сумматора по модулю 2, выход которого подключен к а-му входу элемейта ИЛИ-НЕ, выход которого подключен к второму выходу блока анализа адресной части входного сообщения, а-й выход второго узла буферной памяти подключен к второму вхОду а-го элемента ИЛИ и к а-му выходу группы блока анализа адресной. части входного сообщения.