Контроллер прямого доступа к памяти

Авторы патента:

G06F13/28 - с использованием передачи с разрывом, например прямой доступ к памяти, циклическое обращение (G06F 13/32 имеет преимущество)

Изобретение относится к вычислительной технике и обеспечивает управление передачей данных между внешним устройством и системой памятью, логически разбитой на блоки, в соответствии со списком или сцепленными списками атрибутов блоков, подготавливаемыми процессором в системной памяти. Целью изобретения является повышение производительности системы передачи данных за счет дополнения набора функций, выполняемых контроллером ПДП, функциями автоматического считывания , атрибутов передаваемых пакетов данных из списка, находящегося в системной памяти, и коррекции содержимого атрибутов по окончании текущего списка. Контроллер ПДП содержит узел фиксации запросов, узел управления, узел Доступа, ЗУ атрибутов, компаратор, регистр текущего атрибута, инкрементор. 8 ил. у Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ю I, ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4898631/24 (22) 03.01.91 (46) 23.01.93. Бюл. М 3 (71) Научно-исследовательский институт средств вычислительной техники (72) А.Н. Тетенькин (56).Авторское свидетельство СССР

hh 1283763, кл. 6 06 F 9/36, 1987.

Контроллер ПДП. Микросхема 580ВТ57, И 13.480,028.ТО. (54) КОНТРОЛЛЕР ПРЯМОГО ДОСТУПА К . ПАМЯТИ (57) Изобретение относится к вычислительной технике и обеспечивает управление передачей данных между внешним устройством и системой памятью, логически

Изобретение относится к вычислительной технике и может быть использовано в микроЭВМ, миниЭВМ и специализированных системах обработки информации, в частности локальных вычислительных сетях с высокой скоростью обработки информации, Известно устройство адресации для канала прямого доступа к памяти, содержащее счетчик старших разрядов адреса, счетчик младших разрядов адреса, триггер, регистр начального адреса, блок синхронизации, блок памяти свободных страниц, мультиплексор, регистр номера страницы и сумматор по .модулю два. Каждому адресу блока памяти устройства соответствует адрес страницы внешней памяти, адресуемой устройством. В процессе ввода данных в режиме прямого доступа к памяти (ПДП) при заполнении текущей страницы адресуемой

„„5U „„1789987A1 разбитой на блоки, в соответствии со списком или сцепленными списками атрибутов блоков, подготавливаемыми процессором в системной памяти. Целью изобретения является повышение производительности системы передачи данных за счет дополнения набора функций, выполняемых контроллером ПДП, функциями автоматического счи. тывания, атрибутов передаваемых пакетов данных из списка, находящегося в системной памяти, и коррекции содержимого атрибутов по окончании текущего списка.

Контроллер ПДП содержит узел фиксации запросов, узел управления, узел доступа, ЗУ атрибутов, компаратор, регистр текущего атрибута, инкрементор. 8 ил. памяти они помечается в блоке памяти устройства "1" по соответствующему адресу.

Затем путем перебора адресов в блоке па- QQ мяти устройства осуществляется поиск "0" О по очередному адресу и формируется адрес страницы внешней памяти, куда будет про- О© должен ввод данных в режиме ПДП. При освобождении страницы внешней памяти 4 устройства она помечается в блоке памяти устройства "0" по соответствующему адресу, Если внешняя память содержит одновременно пакеты данных для приема и для передачи, а также если пакеты данных ймеют различные приоритеты обработки, то последовательность освобождения страниц не будет соответствовать последовательности их заполнения. При этом ввиду циклического характера заполнения страниц внешней памяти у внешнего устройства об1789987 работки возникают. проблемы в определении посл1."дЬвггельности заполнения страниц данными. Другим недостатком предложенного алгоритма работы устройства является то, что времч поиска очередной страныцы внешней памяти в блоке памяти устроистра не является фиксированной величиной, а зависит от физической удаленности адреса следующей свободной страницы по отношЬйй|о к текущей.

Наиболее близким по алгоритму работы к предлагаемому изобретению является алгоритм работы контроллера ПДП БИС-интерфейса пакетных сетей 2511, Данный контроллер перед передачей пакета данных считывает управляющую информацию (атрибут) пакета данных иэ таблицы (списка), находящейся во внешней памяти, в свои внутренние регистры. После передачи пакета данных контроллер модифицирует атрибут пакета данных всписке,,помечая, что обработка данного атрибута списка завершена. После обработки последнего атрибута списка контроллер завершает работу, когда процессор вновь разрешит ему работу с новым или данным списком атрибутов пакетов данных. Снижение производительности системы, связанное с необходимостью перепрограммирования контроллера ПДП после окончания обработки им текущего спйска атрибутов пакетов данных, является йедостатком алгоритма работы данного контроллера.

Наиболее близким по структурному построению является контроллер ПЛП

580ЕТ57, содержащий схему приема запросов, устройство управления, запоминающее устройство, схему выработки сигналов запись-чтение, буферы данных и адреса, регистры режима и состояния (Микросхема

580ВТ57. Техническое описание

И13,480,028 ТО). Перед передачей каждого пакета данных в ЗУ контроллера ПДП процессором записывается атрибут (начальныи адрес памяти и длина) пакета, Окончание передачи данных сопровождается формированием специального сигнала контроллера, после чего он ожидает обслуживания со стороны процессора. Отсутствие у контроллера функции автоматического считывания атрибутов передаваемых пакетов данных из списка, находящегося в системной памяти, функции коррекции содержимого атрибутов в списке и функции перехода к обработке следующего списка атрибутов по окончании те кущегб Списка существенно снижают производительность системы обработки информации, в которой используется данный контроллер.

Целью изобретения является повышение производительности системы передачи данных эа счет дополнения набора функ- ций, выполняемых контроллером ПДП, фун5 кцией автоматического считывания атрибутов передаваемых пакетов данных из списка, находящегося в системной памяти, функцией коррекции содержимого атрибутов в списке и функцией перехода к обработ"0 ке следующего списка атрибутов по окончании текущего списка.

Поставленная цель достигается тем, что в контроллере ПДП, содержащем узел фиксации запросов, узел управления, узел до15 ступа, двухпортовое ЗУ атрибутов, регистр текущего атрибута, причем первые группы входов-выходов узла фиксации запросов и узла управления, первая группа входов узла доступа подключены к шине управления ус20 тройства, первая группа выходов регистра текущего атрибута подключена к шине адреса устройства, первая группа выходов узла доступа соединена с входами адреса и управления первого порта ЗУ атрибутов, выхо25 ды узла фиксации запросов соединены с группой входов узла управления, первая группа выходов узла управления соединена . с группой входов адреса и управления второго порта ЗУ атрибутов, с вторыми группа80 ми входов узла фиксации запросов и узла доступа, буфер данных, регистр установки режимов и регистр состояния заменяются компаратором и инкрементором, причем группа входов-выходов данных первого порта ЗУ атрибутов подключена к шине данных устройства, первые группы входов компаратора и инкрементора, а также третья группа входов узла доступа подключены к шине адреса устройства, второй выход узла

40 управления, группа выходов инкременторэ, первая группа входов регистра текущего атрибута соединены с группой входов-выходов данных второго порта ЗУ атрибутов, вторые группы входов регистра текущего атрибута и инкрементора соединены с первой групп-выходов узла управления, третий вход регистра текущего атрибута соединен с шиной управления устройства. вторая группа выходов регистра текущего атрибута

50 соединена с второй группой входов компэpampa, выход которого соединен с третьим вхо@рм узла фиксации запросов, третья

rpyr%a выходов регистра текущего атрибута соединена с четвертой группой входов узла

55 фиксации запросов, пятая группа входов которого соединена с вторым выходом узла доступа.

Узел фиксации запросов содержит пять триггеров, четыре элемента И, элемент

ИЛИ, причем выходы триггеров являются

1789987 выходами группы выходов узла, выход первого элемента И является выходом, à S-вход первого триггера и первый вход элемента

ИЛИ являются входами первой группы входов-выходов узла, первые входы первого и второго элементов И являются входами четвертой группы входов узла, первый вход третьего элемента И соединен с R-входом первого триггера и является первым входом, а первые R-входы второго и третьего триггеров и первый вход четвертого элемента И являются вторыми, третьим и четвертым входами второй группы входов узла, первый R-вход и S-вход четвертого триггера, R-вход и S-вход пятого триггера являются четырьмя входами пятой группы входов

"узла, вторые входы элемента ИЛИ и первого и четвертого элементов И соединены между собой и являются третьим входом узла, выход элемента ИЛИ соединен с вторым входом третьего элемента И, выход которого

- соединен с S-входом третьего триггера и вторым входом второго элемента И, выход которого соединен с S-входом второго триггера, выход четвертого элемента И соединен с вторыми R-входами второго, третьего и четвертого триггеров, Узел управления содержит регистр и программируемую логическую матрицу (ПЛМ), причем первая группа входов и вход синхронизации регистра являются первой группой входов узла, вторая группа входов регистра является второй группой входов узла, первая, вторая и третья группы выходов регистра являются соответственно пер- . вой, второй и третьей группами выходов узла, четвертая группа выходов регистра соединена с группой входов ПЛМ, выходы которой соединены с третьей группой входов регистра, Узел доступа содержит дешифратор и мультиплексор, причем первая группа информационных входов мультиплексора является первой группой входов узла, вторая группа информационных входов мульти- 4 плексора и группа входов адреса дешифратора являются второй группой входов узла, группа входов выбора дешифратпра, третья группа информационных входов и вход адреса мультиплексора являются третьей 5 группой входов узла, первый выход дешифратора соединен с четвертым информационным входом мультиплексора, выходы которого образуют первую группу выходов узла, вторая группа выходов дешифратора 5 является второй группой выходов узла, ЗУ. атрибутов содержит двухпортовое регистровое ЗУ, причем первая и вторая группы входов адреса и управления портов

ЗУ являются первой и второй группами входов узла, первая и вторая группы входов-выходов данных портов ЗУ являются первой и второй группами входов-выходов узла.

Компаратор содержит элемент пораз5 рядного сравнения, причем первая и вторая группы входов элемента являются группами входов узла, и выход элемента является выходом узла.

Регистр текущего атрибута содержит

10 регистр с выходами на три состояния, причем группа информационных входов регистра является первой группой входов узла, вход синхронизации и вход управления третьим состоянием регистра является вто15 рой группой входов узла, а три группы выходов регистра являются группами выходов узла.

Инкрементор содержит преобразователь кодов (ПЗУ), причем первая группа ин20 формационных входов ПЗУ является первой группой входов узла, вторая группа информационных входов и вход выбора ПЗУ являются второй группой входов узла, а выходы

ПЗУ являются группой выходов узла.

25 Сущность изобретения состоит в том, что оно позволяет повысить производительность системы передачи данных эа счет дополнения набора функций, выполняемых контроллером ПДП, функцией автоматиче30 ского считывания атрибутов блоков пакетов данных иэ списка, находящегося в системной памяти, функцией коррекции содержимого атрибутов в списке и функцией перехода к обработке следующего списка 35 атрибутов после окончания текущего списка, Передаваемый или принимаемый пакет данных в общем случае может быть разбит на части и занимать в памяти несколько блоков. Для каждого блока памяти формиру40 ется атрибут, содержащий поля НАБ (начальный адрес блока), КАБ (конечный адрес блока) и МД (модификатор), МД сбдержит бит ПДП (последний блок пакета) и бит ПБС (последний блок списка). Список атрибутов

5 блоков, создаваемый процессором в системной памяти, за атрибутом последнего блока данных может содержить атрибут списка, куда необходимо осуществить пере-, ход контроллеру ПДП после завершения об0 работки им данного списка. Структура атрибута списка аналогична структуре атрибута блока, Сначала процессор вводит в ЗУ атрибутов устройства атрибуты списка и первого блока в списке, а затем разрешает

5 передачу данных. В процессе выполнения цикла передачи данных узел управления осуществляет считывание из ЗУ атрибутов атрибута блока, запись его в регистр текущего атрибута, формирование сигналов адреса и управления в соответствующие шины

1789987

7 устройства, преобразование полей НАБ и

МД атрибута в ЗУ атрибутов с помощью инкрементора, сравнение полей НАБ и KAE с помощью компаратора, При сравнении полей НАБ и КАБ компаратором или при поступлении сигнала Пц (последний цикл) в процессе приема пакета данных узел фиксации запросов формирует запрос на замену атрибута блока в ЗУ атрибутов, при этом, если поле МД содержит установленный бит

ПБС, то узел фиксации запросов дополнительно формирует запрос на замену атрибута списка в ЗУ атрибутов. В процессе замены атрибутов в ЗУ атрибутов устройство соуществляет запись модифицированного атрибута блока из 3У атрибутов обратно в текущий список, вводит в ЗУ атрибутов из текущего списка атрибут нового списка (если установлен запрос на ввод списка), вводит из Списка атрибут блока, Если бит ПБС поля МД не установлен, то после обработки последнего атрибута блока списка устройство осуществляет запись модифицированного атрибута блока из ЗУ атрибутов в текущий список и прекращает работу, ожидая программирования со стороны процессора, На- фиг. 1 представлена структурная схема контроллера ПДП; на фиг, 2 вЂ” функциональная схема узла фиксации запросов; на фиг, 3 вЂ” функциональная схема узла управления; на фиг. 4 вЂ” функциональная схема узла доступа; на фиг, 5 вЂ” временная диаграмма вьиьолнения цикла передачи данных; на фиг. 6 вЂ” временная диаграмма замены атрибута блока; на фиг, 7 вЂ” временная диаграмма замены атрибуто -; на фиг, 8 вЂ” временная диаграмма окончания работы контроллера ПДП при завершении списка.

Контроллер ПДП содержит (см. фиг. 1) узел 1 фиксации запросов, узел 2 управления, узел 3 доступа, запоминающее устройство 4 атрибутов, компаратор 5, регистр 6 текущего атрибута, инкреенатор 7, шину 8 управления, шину 9 адреса, шину 10 данных; группу выходов 11 управления, группу выходов 12 запроса, группу выходов 13 адреса и управления, группу выходов 14 конечн о го адреса; группу выходов 15 модификатора, выход 16 сравнения, группу выходов 17 установки режима, внутреннюю шину 18 данных, Узел 1 фиксации запросов обеспечивает фиксацию сигналов разрешения работы и направления йередачи контроллера, фиксацию"загьросэ"Цикла пересылки данных и формирование сигналов запроса замены атрибутов блока и списка, Узел 1 фиксации запросов содержит (см. фиг. 2) триггер 19 запроса цикла, триггер 20 запроса списка, триггер 21 запроса блока, триггер 22 разрешения работы, триггер 23 направления передачи, группу элементов И 24 вЂ” 27, элемент

ИЛИ 28, вход 29 запроса цикла, вход 30

5 последнего цикла (ПЦ) приема данных пакета, выход Э1 ПЦ передачи данных пакета, вход 32 ПБП, вход 33 ПБС, вход 34 сброса триггера 19, вход 35 сброса триггера 20, вход 36 сброса триггера 21, вход 37 рэзре10 шения сброса триггеров 20 вЂ” 22, вход 16 сравнения, вход 38 сброса и вход 39 установки триггера 22, вход 40 установки и вход

41 сброса триггера 23, выход 42 запроса цикла пересылки данных, выход 43 запроса

15 цикла замены атрибута списка, выход 44 запроса цикла замены атрибута блока, выход 45 разрешения пересылки данных, выход 46 направления передачи данных, Узел 2 управления формирует управля20 ющие сигналы для внутренних узлов и в шину 8 управления устройства. Узел 2 управления содержит (см. фиг. 3) ПЛМ 46, регистр 47, группу входов и группу выходов шины 8 управления, группу входов 12 запро25 са, группу выходов 11 управления, группу выходов 18 данных. ПЛ осуществляет функцию преобразования кодов, при этом комбинации сигналов на выходах ПЛМ определяются комбинациями сигналов на

30 ее входах и прошитой в ней информацией.

Для реализации ПЛМ могут быть использованы БИС серий 556 и 1556, Узел 3 доступа обеспечивает доступ процессора к узлу фиксации запросов конт35 роллера и представляет право управления первым портом ЗУ 4 атрибутов либо процессору, либо узлу управления. Узел 3 доступа содержит (см. фиг. 4) дешифратор 48, мультиплексор 49, группу входов 11 управлечия, 40 группу входов 9 адреса, груп|-.у входов 8 управления, группу выходов 13 адреса и управления, группу выходов 17 установки режима.

ЗУ 4 атрибутов предназначено для хра

45 нения текущего атрибута списка и текущего атрибута блока. ЗУ 4 атрибутов представляет собой двухпортовое регистровое ЗУ и мождт быть реализовано на БИС 1802ИР1.

Компаратор 5 формирует сигнал срав50 нения при равенстве значений текущего ад,реса и конечного адреса блока (списка).

Компаратор 5 может быть реализован на элементах поразрядного сравнения, например 530СП1.

55 Регистр 6 текущего атрибута предназначен для фиксации в процессе выполнения цикла ПДП значения текущего атрибута блока (списка) и формирования сигналов текущего адреса в шину 9 адреса устройства, сигналов конечного адреса и сигналов моди1789987

10 фикатора. Регистр 6 текущего атрибута может быть реализован на регистрах, имеющих выходы на три состояния, например

580И Р82, Инкрементор 7 формирует модифицированное значение текущего адреса блока (списка) в зависимости от комбинации сигналов шины 9 адреса и сигналов на входах управления узла. Инкременатор 9 представляет собой преобразователь кодов и может быть реализован на БИС 556РТ18. Устройство работает следующим образом, Системная память, адресуемая устройству, логически разбита на блоки, предназначенные для хранения данных и списков атрибутов блоков передаваемых или прини-,маемых пакетов данных, причем пакет данных может размещаться в нескольких произвольных блоках памяти. Для каждого блока памяти формируется атрибут, содержащий поля НАБ (начальный адрес блока), КАБ (конечный адрес блока) и МД (модификатор), МД содержит бит ПБП (последний блок списка), Списки приема (передачи) содержит последовательность атрибутов блоков для принимаемых (передаваемых) пакетов данных и могут размещаться в произвольных блоках памяти. Последний блок пакета данных имеет в МД атрибута блока установленный бит ПБП.. Для каждого списка формируется атрибут, содержащий поля

НАС (начальный адрес списка) и КАС (конечный адрес списка), Для связывания списков между собой в текущем списке за последним атрибутом блока данных записывается атрибут очередного списка, причем МД последнего атрибута блока данных должен иметь установленный бит ПБС.

Сигналом СБРОС шины 8 устройство переводится в пассивное состояние, при этом узел 2 прекращает формировать активные уровни сигналов в шину 8 управления и сигналами группы выходов 11 устанавливает триггеры 19 вЂ” 22 узла 1 в состояние "0".

В процессе инициализации устройства процессор, используя шины 8 вЂ” 10, узел 3 и шину 13 записывает в ЗУ 4 атрибуты списка и первого блока данных в этом списке, а затем через узел 3 и группу выходов 17 определяет направление передачи и разрешает работу устройству, устанавливая триггеры 22, 23 узла 1.

В процессе работы устройство формирует 4 типа циклов ПДП; цикл пересылки слова данных, цикл замены атрибута блока, цикл замены атрибута списка, цикл конца списка. Между циклами ПДП устройство находится в пассивном состоянии. Каждый цикл ПДП инициируется сигналом запроса шины 8 (вход 29), при этом триггер 19 узла 1

55 устанавливается в состояние "1", транслируя сигнал запроса через выход 42 группы выхода 12 в узел 2.

Процесс выполнения цикла пересылки слова данных состоит (см. фиг, 5) из двух, тактов. В такте Т1 узел 2, формируя в шину

8 сигнал запроса захвата шин (ЗЗХВ), ожидает поступление по шине 8 сигнала подтверждение захвата (ПЗХВ) и одновременно, формируя сигналы группы выходов 11, считывает атрибут блока из ЗУ

4 и, используя второй порт ЗУ 4 и шину 18, записывает его в регистр 6. Активный уровень сигнала ПЗХВ шины 8 осуществляет включение выходов регистра 6 в активное состояние, при этом в шину 9 формируется текущий адрес (TA) блока данных. Получив сигнал ПЗХВ, узел 2 в такте Т2 одновременно осуществляет: формирование в зависимости от направления передачи данных пар сигналов управления СЧТ ЗУ, ЗПС BY или

СЧТ BY, 3ПС ЗУ в шину 8, запись в поле НАБ атрибута блока значений ТА очередного цикла пересылки данных, полученного путем преобразования ТА шины 9 инкрементором 7, установку в состояние "0" триггера

19 узла 1, формируя сигнал 34 группы выходов 11. Одновременно компаратор 5 осуществляет сравнение значения ТА шины 9 со значением КАБ регистра Н и в случае их равенства формирует в узел 1 сигнал сравнения 16. После окончания такта Т2 узел 2 прекращает формирование сигналов ЗЗХВ, СЧТ ЗУ, ЗПС BY, СЧТ BY, ЗПС ЗУ шины 8.

Окончание сигнала ПЗХВ шины 8 переводит выходы регистра 6 в пассивное состояние, Такты Т1 и Т2 цикла ПДП могут содержать более одного периода синхронизации (СИ), если имеются задержки в формировании сигнала ПЗХВ (такт Т1) или требуется удлинить фазу пересылки данных (такт Т2) Для согласования скоростей работы ЗУ.и BY систем ы.

Процесс выполнения цикла замены атрибута блока состоит(см. фиг. 6) иэ 6 тактов, В тактах Т1, Т2 осуществляется пересылка слова данных блока, в тактах Т3, Т4 вЂ” запись модифицированного атрибута текущего блока из ЗУ 4 в список, в тактах Т5, Т6 вЂ” считывание атрибута очередного блока из списка в ЗУ 4 устройства. Отличие выполнения тактов Т1, Т2 от соответствующих тактов цикла пересылки слова данных состоит в том, что в такте Т2 устанавливается в состояние "1" триггер 21 узла 1, формируя на выходе 44 группы выходов 12 в узел 2 сигнал запроса на замену текущего атрибута блока в ЗУ 4. Триггер 21 устанавливается в состояние "1" в следующих случаях: либо достигнут конец текущего блока (на входе 16 узла

1789987

1 присутствует сигнал сравнения); либо достигнут конец принимаемого пакета данных (на входе 30 узла 1 присутствует сигнал ПЦ приема), при этом узел 2 устанавливает бит

П БП поля МД при коррекции текущего атрибута блока в ЗУ 4; либо достигнут конец передаваемого пакета, при этом на выходе элемента И 24 узла 1 формируется сигнал

ПЦ передачи (e поле МД установлен бит

ПБП, поступающий на вход 32 узла). Процесс выполнения тактов ТЗ, Т4 и Т5, Т6 аналогичен процессу выполнения тактов Т1, Т2.

В тактах ТЗ, Т5 узел 2 осуществляет пересылку из ЗУ 4 в регистр 6 атрибута текущего списка, В такте Т4 узел 2 одновременно осуществляет: модификацию поля НАС атрибута списка в ЗУ атрибутов 4 (используется ин крементор 7, шина 18 и второй порт ЗУ

4); запись атрибута блока из ЗУ 4 в список (используются первый порт ЗУ 4, шина 10 и узел 3, при этом узел 3 осуществляет коммутацию сигналов группы входов 11 в группу выходов 13); формирование сигнала ЗПС ЗУ в шину 8; формирование сигнала разрешения сброса триггеров 20 вЂ” 22 узла 1 (вход 37).

В такте Т6 узел 2 одновременно осуществляет: формирование сигнала СЧТ ЗУ в шину

8; считывание атрибута блока из списка в ЗУ

4; формирование сигнала сброса триггера

21 узла 1 (вход 36), После окончания такта

Т6 устройство переходит в пассивное состояние.

Процесс выполнения цикла замены атрибута списка состоит (см. фиг. 7) из 8 тактов, В тактах Т1, Т2 осуществляется пересылка слова данных блока, в тактах Т3, Т4 вЂ” запйсь модифицированного атрибута текущего блока из ЗУ 4 в список, в тактах Т5, Т6 вЂ” считывание атрибута очередного списка из текущего списка в ЗУ 4, а тактах Т7, T0 вЂ” считывание первого атрибута блока нового списка в ЗУ 4, Отличие выполнения тактов Т1, Т2 от соответствующих тактов цикла замены атрибута блока, описанного

Формула изобретения

Контроллер прямого доступа к памяти, содержащий узел фиксации запросов, узел управления, узел доступа, двухпортовое запоминающее устройство атрибутов, регистр текущего атрибута, прйчем первые группы входов-выходов узла фиксации запросов и узла управления, первая группа входов узла доступа подключены к шине управления контроллера, первая группа выходов регистра текущего атрибута подключена к шине выше, состоит в том, что в такте Т2 устанавливается в состояние "1" триггер 20 узла 1, формируя на выходе 43 группы выходов 12 в узел 2 сигнал запроса на замену текущего атрибута списка в ЗУ 4. Триггер 20 устанавливается в состояние "1" одновременно с триггером 21 в том случае, если МД текущего блока содержит установленный бит ПБС, поступающий на вход 33 узла 1. Такты Т3, Т4 данного цикла соответствуют тактам ТЗ, Т4 цикла замены атрибута блока. Такты Т5, Т6 данного цикла аналогичны тактам Т5, Т6 цикла замены атрибута блока за исключением того, что в такте Тб узел 2 считывает из текущего списка в ЗУ 4 атрибут очередного списка и формирует сигнал сброса триггера

20 узла 1 (вход 35). Такты Т7, Т8 данного цикла соответствуют тактам Т5, Т6 цикла замены атрибута блока.

Цикл конца списка выполняется устройством в том случае, если текущий список не содержит атрибут очередного списка, Процесс выполнения цикла замены атрибута блока состоит (см. фиг. 8) из 4 тактов. В тактах Т1, Т2 осуществляется пересылка слова данных блока, в тактах ТЗ, Т4 вЂ” запись модифицированного атрибута текущего блока из ЗУ4 в список. Такты Т1, Т2 данного цикла соответствуют тактам 71, Т2 цикла замены атрибута блока. Такты Т3, Т4 данного цикла аналогичны тактам ТЗ, Т4 цикла замены атрибута блока за исключением того, что в такте Т4 значение ТА на шине 9 совпадает со значением поля КАС группы выходов 14 регистра 6, при этом компаратор

5 формирует сигнал сравнения на вь1ходе

16, При совпадении сигнала сравнения (вход 16) и сигнала разрешения сброса триггеров 20 вЂ” 22 (вход 37) узла 1 сигналом с выхода элемента И 26 устанавливаются в состояние "0" триггеры 20-22, при этом после окончания такта Т4 устройство переходит в пассивное состояние. адреса контроллера, первая группа выходов узла доступа соединена с входами адреса и управления первого порта запоминающего устройства атрибутов, выходы узла фиксации запросов. соединены с группой входов узла управления, первая группа выходов узла управления соединена с группой входов адреса и управления второго порта запоминающего устройства атрибутов, с вторыми группами входов узла фиксации запросов и узладоступа, отличающийся тем,что, 13

1789987 с целью повышения производительности, в него введены компаратор и инкрементор, причем группа входов-выходов данных первого порта запоминающего устройства атрибутов подключена к шине данных контроллера, первые группы входов компаратора и инкрементора, а также третья группа входов узла доступа подключены к шине адреса контроллера, второй выход узла управления, группа выходов инкрементора, первая группа входов регистра текущего атрибута соединены с группой входов-выходов данных второго порта запоминающего устройства атрибутов, вторые группы входов регистра текущего атрибута и инкрементора соединены с первой группой выходов узла управления, третий вход регистра текущего атрибута соединен с шиной управления контроллера, вторая группа выходов регистра текущего атрибута соединена с второй группой входов компаратора, выход которого соединен с третьим входом узла фиксации запросов, третья группа выходов регистра текущего атрибута соединена с четвертой группой входов узла фиксации запросов, пятая группа входов которого соединена с вторым выходом узла доступа.

1789987

Фиг.5

<780987

33х3 шА

РаЗУ

3%Я!

Ф;ЗО) ИИ

Cuing тЛ+л ec

7А л Ас тл = wAS

Ие Зу

3кN

ЯЗВ

ЮЗОВ

СИ

48 и! тг! и r2 U тФ

Яюрифл Хмла Атрибут сЕюмг

АеЕ

HN99gT

1789987

Составитель А.Тетенькин

Техред М,Моргентал Корректор 3.Салко

Редактор Л,Пигина

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Заказ 350 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Устройство для сопряжения цвм с внешним устройством // 1661779

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах контроля цифровых логических устройств для сопряжения цифровой вычислительной машины с объектами контроля при различных параметрах временной диаграммы обмена

Устройство для сопряжения двух электронно-вычислительных машин // 1594555

Изобретение относится к вычислительной технике и может быть использовано для сопряжения двух устройств обработки данных

Устройство для сопряжения электронно-вычислительных машин // 1580385

Изобретение относится к вычислительной технике и может быть использовано для сопряжения двух вычислительных машин в многомашинных вычислительных системах

Счетчик адресации для прямого доступа к памяти // 1388879

Изобретение относится к вычислительной технике, в частности для передачи информации при прямом доступе к памяти

Устройство для сопряжения внешних устройств с общей памятью // 1297069

Изобретение относится к вычислительной технике и может быть использовано при организации обмена информацией в

Устройство для сопряжения двух электронно-вычислительных машин // 1291996

Изобретение относится к вычислительной техгшке и может быть использовано для сопряжения двух устройств обработки данных

Устройство сопряжения с памятью // 1262515

Изобретение относится к области вычислительной техники и может быть использовано; например, в микроЭВМ

Устройство для сопряжения цифровой вычислительной машины с внешним устройством // 1257656

Изобретение относится к области вычислительной техники и может быть использовано при построении ннформационно-вычислнтельньгх систем

Устройство для сопряжения цифровой вычислительной машины с внешними устройствами // 1211743

Устройство пересылки данных и видеоигровое устройство, в котором оно используется // 2134447

Изобретение относится к устройствам пересылки данных, которое передает и принимает данные через шины данных, связывающие множество передатчиков данных

Интерфейс пользователя // 2216771

Изобретение относится к вычислительной технике, в частности к системам отображения информации на компьютере

Кабель для зарядки с соединителем типа usb // 2416816

Устройство для сопряжения эвм // 1837306

Способ регенерации и защиты от сбоев динамической памяти и устройство для его осуществления // 2477880

Изобретение относится к вычислительной технике

Гетерогенный процессор // 2513759

Изобретение относится к области вычислительной техники, а именно к области цифровой обработки сигналов. Технический результат - снижение энергопотребления на единицу производительности и повышение производительности процессора. Гетерогенный процессор содержит: универсальный процессор с портом, блок ввода/вывода с портом, контроллер оперативной памяти с портом, блок ускоренного выполнения алгоритмов цифровой обработки сигналов с портом, состоящий из контроллера прямого доступа к памяти, блока памяти программ и блока управления вычислительными секциями, каждая из которых состоит из блока регистрового файла с портами, соединенного с портом блока управления вычислительными секциями, блока локального ОЗУ и блока арифметико-логического устройства, состоящего из блоков входных регистров, блоков выходных регистров, блоков умножителей и блоков сумматоров, установленных в количестве, достаточном для выполнения операции B±C×D каждый такт, где B, C и D - комплексные числа, действительные и мнимые, части которых являются 32-разрядными числами с плавающей запятой, а процессор снабжен блоком буферной памяти с портами. 3 ил.

Устройство для загрузки интегральной схемы soc и интегральная схема типа soc // 2554569

Изобретение относится к вычислительной технике. Технический результат заключается в повышении эффективности загрузки и производительности интегральной схемы типа SoC. Устройство для загрузки интегральной схемы типа SoC содержит модуль интерфейса памяти, снабженный интерфейсом шины памяти и сконфигурированный для соединения с внешней памятью; согласующий модуль шины с прямым доступом к памяти (DMA), снабженный интерфейсом шины DMA и сконфигурированный для передачи данных во внешнюю память в место для хранения, которое соответствует назначенному адресу; модуль выполнения загрузки, сконфигурированный для отправки команд считывания и записи данных во внешнюю память через модуль интерфейса памяти и для преобразования данных, передаваемых внешней памятью, в данные, согласованные с согласующим модулем шины DMA; и модуль настройки параметров, сконфигурированный для настройки управляющих команд для отправки команд считывания и записи данных во внешнюю память; при этом модуль настройки параметров содержит модуль настройки шинного интерфейса и модуль настройки DMA. 2 н. и 4 з.п. ф-лы, 2 ил.

Определение форматов трансляции для функций адаптера во время выполнения // 2556418

Изобретение относится к вычислительной технике. Технический результат заключается в облегчении предоставления адреса, используемого при доступе к системной памяти. Способ облегчения доступа к памяти включает осуществляемую с учетом выполнения команды Modify PCI Function Controls (MPFC), которая определяет дескриптор для определения положения адаптера, указатель для определения положения одной или нескольких таблиц трансляции и поле формата, которое указывает выбранный формат трансляции из множества доступных форматов трансляции, установку формата трансляции в выбранный формат трансляции, связанный с помощью дескриптора с адаптером; динамически выполняемое при поступлении запроса от адаптера получение указания формата трансляции, установленного командой MPFC, который должен использоваться при предоставлении адреса, используемого для доступа к памяти, при этом указанный формат трансляции предварительно регистрируют для адаптера, причем запрос имеет начальный адрес, который должен использоваться при предоставлении адреса, используемого для доступа к памяти; и определение адреса прямого доступа к памяти (DMA), используемого для доступа к памяти, на основании полученного формата трансляции и начального адреса, при этом начальный адрес сгенерирован адаптером; и сохранение или извлечение данных адаптера по адресу DMA. 3 н. и 11 з.п. ф-лы, 26 ил.

Активация/деактивация адаптеров вычислительной среды // 2562372

Изобретение относится к средствам обработки ввода-вывода вычислительной среды, в частности к активации/деактивации адаптеров вычислительной среды. Технический результат заключается в обеспечении независимости процедуры активации/деактивации от конкретного аппаратного обеспечения. Активация включает назначение одного или более адресных пространств адаптеру, на основании запроса. Для каждого адресного пространства, назначенного адаптеру, назначается соответствующая запись таблицы устройств. Когда адаптер больше не нужен, он деактивируется и назначенная запись таблицы устройств становится доступной. 2 н. и 19 з.п. ф-лы, 19 ил.

Способ и устройство для быстрого распределения данных // 2589398

Изобретение относится к средствам для быстрого распределения данных. Технический результат заключается в уменьшении загрузки центрального процессора и запоминающего устройства во время передачи данных между хранилищем и контроллером сетевого интерфейса. Отправляют, посредством центрального процессора, информацию описания данных в модуль быстрого перенаправления, при этом информация описания данных содержит информацию адреса и длины данных, запрошенных пользователем. Считывают, посредством модуля быстрого перенаправления согласно информации описания данных, данные, запрошенные пользователем, из хранилища и перенаправляют данные, запрошенные пользователем, в контроллер сетевого интерфейса. Отправляют, посредством контроллера сетевого интерфейса, данные, запрошенные пользователем, пользователю. При этом центральный процессор, хранилище и контроллер сетевого интерфейса взаимосвязаны с помощью PCI-коммутатора и модуль быстрого перенаправления представляет собой функциональный модуль, который встроен в PCI-коммутатор и обеспечивает функции прямой отправки и приема. 4 н. и 12 з.п. ф-лы, 12 ил.