Устройство для преобразования видеосигналов

 

Использование: техника телевидения, системы неразрушающего контроля, выполненных , в частности, на базе пировйдикона. Сущность изобретения: устройство содержит аналого-цифровой преобразователь 1, два коммутатора 2 и 3, блок памяти 4, арифметический блок 5, блок синхронизации 6. блок задания режимов 7 и два элемента ИЛИ 8 и 9. Видеосигнал преобразуется в дискретный код, запоминается в блоке памяти на время длительности кадра и вычитается из следующего кадра. При записи стоп-кадра в блок памяти вначале заносится первый кадр, затем результат вычитания, который хранится параллельно с записью - считывания текущей информации. 1-2-4-5- 3,5-3, 7-6-4, 7-2. 1-5, 7-8. 7-9, 6-7, &-1, 6-8-1, 6-9-4-3, 5-2. 1 .ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУбЛИК (s1)s Н 04 N 5/33

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ (1

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4890468/09 . (22) 31.10.90 (46) 23.01.93. Бюл, М 3 (71) Львовский политехнический институт им.Ленинского комсомола (72) П.А.Кондратов, И;Б.Боженко и О.К,Мешков (56) Авторское свидетельство СССР . . М 1458977, кл. 5 Н 04 N 5/33, 1986. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВИДЕОСИГНАЛА (57) Использование: техника телевидения, системы неразрушающего контроля, выполненных, в частности, на базе пировидикона.

„„5LJ„„1790043 А1

Сущность изобретения: устройство содержит аналого-цифровой преобразователь 1, два коммутатора 2 и 3, блок памяти 4, арифметический блок 5, блок синхронизации 6, блок задания режимов 7 и два элемента

ИЛИ 8 и 9, Видеосигнал преобразуется в дискретный код, запоминается в блоке памяти на время длительности кадра и вычитается из следующего кадра. При записи стоп-кадра в блок памяти вначале заносится первый кадр; затем результат вычитания, который хранится параллельно с эаписью— считывания текущей информации. 1-2-4-53,5 — 3, 7-6 — 4, 7-2, 1 — 5, 7-8, 7-9, 6-7, 6-1, 6-8-1, 6-9-4-3, 5-2. 1 з.п.ф-лы, 2 ил. 1790043

Изобретение относится к технике телевидения и может быть использовано в системах неразрушающего контроля, выполненных, в частности, на базе пировиди кона; . 5

Ближайшим к заявляемому устройству:: по своей технической сущности является устройств содержащее аналого-цифровой преобразователь (АЦП) арифметика-логический блок, погйфбменно выполняющий фун- 10 кции вычитателя и входного коммутатора, выходной коммутатор и блок памяти, содер- " жащий в себе узел синхронизации. В зависимости от того, какой кадр поступает на сигнальный вход устройства, в блок памяти 15 поочередно заносится текущий либо результатирующий кадры, а считываются, со. ответственно, результатирующий либо предыдущий кадры, Выходной коммутатор выдает результатирующий кадр, с блоков, .20 соответственно, памяти либо арифметикологического.

Несмотря на наличие в устройстве избыточного объема памяти, связанного со . схемной организацией его динамических 25 узлов памяти, в устройстве отсутствуют средства хранения стоп-кадра (исходного либо эталонного) параллельно с обработкой текущего видеосигнала, что необходимо для оперативного контроля процесса измене- .30 ния теплового изображения. Кроме того, работа осуществляется только в режим6 обтюрации, в то время, как видеосигнал мо-. жет поступать и в режиме панорамирования,: 35

Целью изобретения является расширение функциональных возможностей устройства путем обеспечения преобразования сигнала в режиме хранения стоп-кадра.

Поставленная цель достигается тем, что 40 в устройство для преобразования видеосигнала, содержащее последовательно соединенные АЦП, 2 входа которого соответственно сигнальный и управляющий

""входы устройства, арифметический блок и 45 первый коммутатор, второй вход которого

-соединен со вторым входом арифметического блока и выходом блока памяти, синхровход которого соединен с первым выходом блока синхронизации, а выход пер- 50

"вого коммутатора - сигнальный выход уст- ройства, введены второй коммутатор, первый сигнальный вход которого соединен с выходом АЦП, а выход — с ийформациой- ным входом блока памяти, блок задания ре- 55 жимов, первые 4 входа которого - .. соответственно первый управляющий вход, входы записи и чтения, второй управляющий вход устройства, а первый выход соединен с управляющим входом второго

1 коммутатора, и 2 элемента ИЛИ, первые входы которых соединены со вторым выходом блока задания режимов, третий выход которого соединен с входом блока синхронизации, второй и третий выходы которого соединены соответственно с тактовым входом АЦП и синхровходом блока задания режимов, четвертый выход которого соединен с управляющим входом первого коммутатора, первый вход которого соединен со вторым сигнальным входом второго коммутатора, прйчем вторые входы элементов ИЛИ соединены с четвертым и пятым выходами блока синхронизации, а выходы — с первым и вторым входами записи блока памяти.

Блок задания режимов содержит 4 триггера, элемент ИЛИ и 3 элемента И, выходы которых —.первый, второй и четвертый выходы блока, S-вход первого триггера — второй вход блока, соединенный с первым входом элемента ИЛИ, второй вход которого — третий вход блока, а выход соединен с 0-входом четвертого триггера, С-вход которого соединен с С-входом третьего триггера и является синхровходом блока, О-входтретьего триггера — первый вход блока, а прямой выход соединен с С-входом второго триггера, 0-вход которого соединен с выходом первого, R-вход которого соединен с первым входом второго элемента И и инверсным выходом второго триггера, прямой выход которого соединен с первым входом первого элемента И, второй вход которого соединен с инверсным .выходом третьего триггера, а третий — четвертый вход блока и соединен с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом четвертого триггера, прямой выход которого — третий выход блока, соединенный со вторым входом второго элемента И.С учетом того, что устройства для цифровой обработки видеосигнала пирикона отечественной промышленностью серийно не выпускаются, а известные решения не обеспечивают возможности хранения стопкадра параллельно с обработкой текущего кадра без существенного усложнения устройства за счет увеличения конструктивного объема его блока памяти, а также не предусматривают переадресацию обрабатываемой информации в режиме "считывание-модификация-запись", новая совокупность йзвестных элементов позволяет расширить функциональные возможности оперативного контроля процесса изменения изображения и работы в режимах как обтюрации, так и панорамирования. Это достигается за счет введения таких новых существенных признаков, как второй коммутатор, блок зада1790043 ния режимов, 2 элемента ИЛИ и связей, отражающих новую организацию взаимодействия между элементами устройства.

Новая совокупность известных элементов позволяет задействовать весь имеющийся объем памяти устройства и тем самым осуществлять хранение стоп-кадра параллельно с обработкой текущего кадра беэ существенного усложнения устройства за счет увеличения конструктивного объема его памяти.

На фиг.1 представлена функциональная схема предлагаемого устройства; на фиг,2— функциональная схема блока задания режимов.

Устройство содержит (фиг.1) АЦП 1, арифметический блок 2, первый коммутатор

3, блоки 4 памяти и 5 синхронизации, второй коммутатор 6, блок 7 задания режимов, первый 8 и второй 9 элементы ИЛИ, сигнальный вход 10, первый 11 и второй 12 управляющие входы, сигнальный выход 13, входы записи 14 и считывания 15.

Выход АЦП 1 подключен к первым сигнальным входам арифметического блока 2 и второго коммутатора 6, сигнальный вход — к .. сигнальному входу 10 устройства, управляющий вход — к первому управляющему входу 11 устройства и первому входу блока 7 задания режимов, э тактирующий — ко второму выходу блока 5 синхронизации. Второй вход арифметического блока 2 .. соединен со вторым сигнальным входом первого. коммутатора 3 и выходом блока 4 памяти, выход — со вторым сигнальным входом коммутатора 6 и первым сигнальным входом коммутатора 3, управляющий вход которого подключен -к четвертому выходу

7.4 блока 7, а выход- к сигнальному выходу

13 устройства. Информационный вход блока 4 памяти соединен с выходом коммутатора 6, входы записи — с выходами первого 8 и второго 9 элементов ИЛИ, а синхровход— с первым выходом блока 5, третий выход которого подключен к синхровходу блока 7, четвертый и пятый — соответственно ко вторым входам элементов ИЛИ 8, 9, а вход — к выходу 7.3 блока 7, выход 7.1 ксторого соединен с управляющим входом коммутатора

6, выход 7.2 — с первыми входами элементов

8, 9, а второй — четвертый входы — со входами устройства, соответственно, записи 14, . считывания 15 и вторым управляющим 12.

На вход 10 устройства поступает видеосигнал тепловизйонной камеры ВС позитивного или негативного кадра, который идентифицируется сигналом состояния обтюратора камеры ОБТ на входе 11. На входы . 12, 14,.15 поступают задаваемые оператором сигналы задания режимов, соответст- венно, вычитания СМ, записи 3П и чтения

ЧТ стоп-кадра.

Арифметический блок 2 содержит последовательно соединенные двойчный сум5 матор с обратной связью по цепи перекоса и сумматоры по модулю 2. Блок осуществляет вычисление абсолютного значения разницы позитивного и негативного кадров.

Блок 4 памяти содержит группы, по чис10 лу его информационных разрядов, состоящие из двух узлов памяти, Входы адресации и выборки блока составляют его синхровход. Сигналы выборки и записи ка узлы памяти поступают разделько. -" " "

15 Блок 7 задания режимов содержит (фиг,2) 4 триггера 16-19, элементы ИЛИ 20 и И 21 — 23. С выхода 7.1 блока поступает сигнал управлейия коммутатор6м 6; с выхода 7.2 — сигнал блокировки записи в память, 20 с 7.3 — сигнал адресации памяти, с 7.4— управление коммутатором 3. На синхровход блока поступает сигйал конца кадра КК.

Реализованный вариант предлагаемого . устройства предназначен для формирова25 ния из видеосигнала пировидикона изображения размерностью 256 х 256 х 8 бит. АЦП

1 выполнен на основе мйкросхемы "

1107ПВ2, выдающей информацию, в зависимости от сигнала на ее упрэвляющем вхб30 де, в прямом или обратном коде, В блоке 2 двоичный сумматор выполнен на К555ИМ6, сумматоры по модулю 2 — на К531ЛП5. В блоке 4 узлы памяти выполнены на микро- схемах динамической памяти К565РУ5, ко35 торые организованы как матрицы 128 х 512 . бит. Прочие блоки и элементы устройства выполнены на основе серии К555.

Устройство работает следующим образом, 40 Блрк 5 синхронизации задает развертку видеосигнала. На синхровход АЦЦ 1 он выдает сигналы дискретизации периодом 150 нс. В блок 4 памяти поступают: ка симхров-— ход — сигналы адресации. и выборки, ка вхо45 ды записи — сигналы записи через элементы

ИЛИ 8, 9. Сигналы выборки и записи поступают на входы второго узла памяТи с задержкой относительно соответствующих сигналов на входах первого узла. равной

50 времени выборки узла памяти. Этим достигается сокращение суммарного времени выборки блока 4 памяти вдвое. Во время строчного и кадрового гашения выдача сигналов записи в блоке 5 блокируется. Йа син55 хровход блока 7 выдается сигнал конца кадра КК.

В режиме обтюрации и считывания— записи уровень сигналов на входах устройства СМ-"1", ЗП и ЧТ-"0". Соответственно на выходах 7,2, 7;3 устэковлен "0", на 7,4 — "1".

1790043

25

35

50

Коммутатор 6 подключает к информационному входу блока 4 памяти выход. АЦП 1, коммутатор 3 подключает к выходу 13 выход арифметического блока 2.

АЦП 1 выдает байт элемента раэложения иэображения (ПЭЛ) при уровне "1" сигнала OGT — в прямом коде, при "0" — в обратном. Считывание иэ блока 4 ПЭЛ предыдущего кадра и поступающие с АЦП 1 ПЭЛ текущего кадра взаимовычитаются в ариф- 10 метическом блоке 2. Результатирующий кадр поступает на выход 13.

При записи стоп- кадра в режиме обтюрации ЗП устанавливается в "1", На информационный вход триггера 18 блока. 7 поступает сигнал ОБТ, изменяющий свое состояние синхронно кадровой развертке и тактируемый сигналами КК. flo установке триггера:18 триггеры 16, 17 формируют ймпульс, длительность которого равна дли-.20 тельности прохождения двух кадров развертки. Во время прохождения первого из этих двух кадров элемент И 21 удерживает на выходе 7,1 "0", и в блок 4 заносится с

АЦП 1 ПЭЛ первого кадра, При прохождении второго кадра на выходе 7;1 формируется "1" и к оммута го р 6 подключен к информационкому входу блока 2 — в память заносится результирующий кадр, На время прохождения этих двух кадров импульсом с инверсного выхода триггера 17 выход элемента И 22 удерживается в состоянии "0";

Кроме того, ЗП через элемент ИЛ И 20 посту пает ка триггер 19, который по КК устанав: ливается в "1", при этом выход элемента И

23 устанавливается в "0". Сигнал адресации уровня "1" с выхода 7,3 через блок 5 синхронизации поступает на адресацию блока 4 памяти. Уровень "0" с выхода 7.1 поступает на коммутатор 3, который подключает к выходу 13 выход блока 4, с 7.2: — на элементы

ИЛИ 8, 9, разрешай тем самым прохождение сигналов записи на блок 4. После прохождейия указанных двух кадров на выходе элемента И 22 устанавливается "1", что блокирует прохождение сигналов записи через элементы ИЛИ 8, 9"на все оставшееся время

Формула изобретения

1. Устройство для преобразования видеЬсигнала, содержащее последовательно соединеннйе аналого-цифровой преобразователь (АЦП), два входа которого являются соответственно сигнальным входом и управляющим входом устройства, арифметический блок и первый коммутатор, второй вход которого соедийен с вторым входом присутствия ЗП. Это необходимо для контроля результатов записи. По сбросу ЗП устройство из режима считывания вновь переходит к режиму считывания — записи.

При этом текущий кадр заносится в блок 4 памяти по адресам со значением их старшего разряда, задаваемым блоком 7, AR8=0, а стоп-кадр сохраняется по адресам с AR8-1.

Для последующего чтения записанного стоп-кадра ЧТ устанавливается в "1", после чего по КК в "1" устанавливается триггер 19 и сигналы блокировки записи и адресации а выход 7,4 устанавливается в "0". Запись новой информации в блок 4 блокируется, а на выход 13 поступает информация, запомненная по адресам с АР8=1 блока 4..

В режиме панорамирования СМ устанавливается в "0", а ОБТ вЂ” в "1". Соответственно, в "0" устанавливаются выходы 71, 7.4, Блок 2 отключается от входа блока 5 и выхода 13 на все время работы в этом режиме. В остальном работа происходит аналогично. Считывание-запись производится по адресам cAR8=0, и на выход13 информация поступает с блока 4. В режиме записи стопкадр запоминается по адресам с AR8=1, после чего запись блокируется и записанный кадр считывается в течвние всего времени присутствия ЗП. По СЧ запись блокируется синхронно КК и ведется считывание по адресам с AR8=1.

Таким образом. осуществляется задержка выдеосигкала пирикона йа один кадр. вычисление результирующего кадра и параллельное хранекие стоп-кадра, представляющего собой разницу двух кадров в режиме обтюрации или собственно кадр,в режиме панорамирования.

При этом хранение стоп-кадра параллельно с текущим осуществляется в одном блоке памяти, в то время как в устройствепрототипе для этого требуются дополнительные блоки памяти и синхронизации, кроме того, имеется возможность работы устройства в режиме панорамирования, чем и расширяются функциональные возможности устройства. арифметического блока и выходом блока памяти, сикхровход которого соединен с первым выходом блока синхронизации, а выход первого коммутатора является сигнальным выходом устройства, о т л и ч а 1о щ е е с я тем, что, с целью расширения функциональных воэможкостей путем обеспечения преобразования сигнала в режиме хранения стоп-кадра, введены второй коммутатор, 1790043

10 первый сигнальный вход которого соединен с выходом АЦП, а выход — с информационным входом блока памяти. блок задания режимов, первые четыре входа которого являются соответственно первым управля- 5 ющим входом, входом записи, входом считывания и вторым управляющим входом устройства, а первый выход соединен с управляющим входом второго коммутатора, блок синхронизации, вход которого соеди- 10 . нен с вторым выходом блока задания режима, а первые три выхода — соответственно с синхровходами блока, задания режима, АЦП и блока памяти, и два элемента ИЛИ, первые входы которых соединены с вторым вы- 15 ходом блока задания режимов, третий выход которого соединен с входом блока синхррнйэации; второй и третий выходы которого.соединены соответственно с такто вым входом АЦП и синхровходом блока 20 задания режимов, четвертый выход котороf o соединен с управляющим входом первого коммутатора, первый вход которого соединен с вторым сигнальным входом второго коммутатора, при этом вторые входы перво- 25 го и второго элементов ИЛИ соединены соответственно с четвертым и пятым выходами блока синхронизации, а выходы — с первым и вторым управляЮщими входами блока памяти, второй управляющий вход которого соединен с 30 выходом первого элемента ИЛИ.

2. Устройство по п,1. о т л и « ю щ е ес я тем, что блок задания режимов содержит четыре триггера. элемент ИЛИ и три элемента И, выходы которых являются соответственно первым, вторым и четвертым выходами блока задания режимов. при этом

S-вход первого триггера является вторым входом блока и соединен с первым входом элемента ИЛИ, второй вход которого является третьим входом блока, а выход — с D-входом четвертого триггера, С-вход которого соединен с С-входом третьего триггера и является синхровходом блока, первый вход которого соединен с 0-входом третьего триггера, прямой выход которого соединен с С-входом второго триггера, Dвход которого соединен с выходом первого триггера, R-вход которого соединен с первым входом второго элемента И и ийверсным выходом второго триггера, прямой выход которого соединен с первым входом первого элемента И, второй вход которого соединен с инверсным выходом третьего триггера, а третий вход является четвертым входом блока и соединен с первым входом третьего элемента И. второй вход которого соединен с инверсным выходом четвертого триггера, прямой выход которого является третьим выходом блока и соединен с вторым входом второго элемента И.