Устройство синтеза испытательного сигнала измерителей фазочастотных характеристик

 

Изобретение относится к радиоизмерительной технике и может быть использовано для построения измерителей фазочастотных характеристик и группового времени запаздывания рздиоустройств. Цель - расширение частотного диапазона синтезирующих сигналов. В устройство, содержащее эталонный генератор 1, блок 2 ФАПЧ и делитель 3 частоты, введены мультиплексор 4, второй делитель 5 частоты, запоминающий блок 6, регистр 7, ЦАП 8 и ФНЧ 9, а также вычислительный блок 10 и блок 11 управления , которые соединены между собой шиной 12 адреса, шиной 13 управляющих сигналов и шиной 14 данных. 7 ил.

COIO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ . РЕСПУБЛИК (я)5 G 04 F 10/06

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Щиг. 7

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4807966/21 (22) 29.03.90 (46) 15.02.93. Бюл. М 6 (71) Красноярский политехнический инсти- тут (72) А.С. Глинченко и К.Е. Телегин (56) Цифровые методы измерения сдвига фаз. Новосибирск, Наука, 1979. с. 204, 205, Авторское свидетельство СССР

M .691774, кл. G 01 R 25/00, 1977. (54) УСТРОЙСТВО СИНТЕЗА ИСПЬ1ТАТЕЛЬНОГО СИГНАЛА ИЗМЕРИТЕЛЕЙ ФАЗОЧАСТОТН ЫХ ХАРАКТЕРИСТИК Я о 1795415 А1 (57) Изобретение относится к радиоизмерительной технике и может быть использовано для построения измерителей фазочастотных характеристик и группового времени запаздывания радиоустройств, Цель — расширение частотного диапазона синтезирующих сигналов. В устройство, содержащее эталонный генератор 1, блок 2 ФАПЧ и делитель 3 частоты, введены мультиплексор 4, второй делитель 5 частоты; запоминающий блок 6, регистр 7, ЦАП 8 и ФНЧ 9, а также. вычислительный блок 10 и блок 11 управления, которые соединены между собой шиной 12 адреса, шиной 13 управляющих сигналов и шиной 14 данных. 7 ил.

1795415

Изобретение касается радиоизмерений и может быть использовано для построения высоко точных измерителей фазочастотных характеристик (ФЧХ) и группоного времени запаздывания (ГВЗ) радиоустройств.

Цель изобретения — расширение частотного диапазона синтезируемых сигналов.

На фиг.1 приведейа структурная схема устройства; на фиг.2 — схема реализации блока ФАПЧ, на фиг.3: — схема реализации программируемых делителей частоты; на фиг.4 — схема вычислительного блока, на фиг.5 — схема управления; на фиг.6 — схема варианта реализации запоминающего блока; на фиг.7 — схема, поясняющая рэботу устройства, Устройство синтеза испытательных сигналов измерителя ФЧХ содержит последовательно соединенные эталонный генератор 1, блок 2 ФАПЧ, первый делитель

3 частоты, мультиплексор 4, второй делитель 5 частоты, запоминающий блок 6, информационный регистр 7, цифро-аналоговый преобразователь 8 и фильтр 9 нижних частот, а также вычислительный блок 10 и блок 11 управления, соединенный с вычислительным блоком 10 шиной 12 адреса, шиной 13 управляющих сигналов и двунаправЛенной шиной 14 данных, к которой также подключены блок 2 ФАПЧ, первый и второй делители 3 и 5 частоты и запоминающий блок 6, входы записи которых, а также вход управления мультиплексора 4 соединены также с соответствующими выходами управления блока 11 управления, который выходами прерывайия и сброса соединен с вычислительным блоком 10, мультиплексор

20

4 соединен также сигнальным входом со 40 входом записи запоминающего блока 6, а выходом — со входом записи информационного регистра 7.

Вариант реализации блока 2 ФАПЧ (фиг.2) содержит последовательно соеди- ненные первый делитель 15 частоты, вход которого является входом блока, фазовый детектор 16, фильтр 17 нижних частот, перестраиваемый генератор 18, выход которого является выходом блока 2 и соединен со входом второго делителя 19 частоты, выход которого соединен со вторым входом фазового детектора 16, информационные входы . и входы записи делителей 15, 19 частоты являются входами управления блока.

Вариант реализации программируемых делителей 3, 5, 15 и 19 частоты (фиг.3) содержит вычитающий счетчик 20 с подключенным к его установочным входам регистром

21 управления, информационный вход и вход записи которого являются управляющими входами делителя частоты, выход переноса счетчика 20 соединен с его входом записи, а счетный вход является входом и выходом делителя частоты.

Вычислительный блок 10 (фиг.4) содержит микропроцессорный модуль 22, к шине адреса которого, являющейся шиной адреса

12 устройства, подключены дешифратор 23 и связанные с ним постоянный и оперативный запоминающие элементы 24 и 25, которые соединены также с выходами "Запись", "Чтение" и шиной данных микропроцессорного модуля 22, являющейся двунаправленной шиной данных 14 устройства, входы прерывания и сброса микропроцессорного модуля 22 являются входами управления блока, а выходы управления образуют шину

13 управляющих сигналов.

Блок 11 управления (фиг.5) содержит соединенный с шиной адреса 12 устройства дешифратор 26 с подключенным к его выходам блоком элементов 27-1 — 27 — 8 И, вторые входы которых соединены с линиями "Запись" (27-2) и "Вывод" (27 — 1, 27 — 3 — 27 — 8) шины 13 управляющих сигналов, а выходы управления соединены соответственно со входами записи запоминающего блока 6 (27 — 2), входами записи блока ФАПЧ 2 (27—

3,4) первого и второго делителей 3 и 5 частоты (27 — 5,6), выходы элементов 27 — 7, 27 — 8

И соединены соответственно с S-входом RSтриггера 28 и элементом 29 ИЛИ, который вторым входом соединен с элементом 30 сброса, а выходом — с R-входом RS-триггера

28, выход которого соединен со входом управления мультиплексора 4. В блок 11 управления входят также элемент 31 индикации, соединенный с выходом элемента И 27-1 и шиной 14 данных 14, к которой подключен также регистр 32, соединенный с линией "Ввод" шины 13 управляющих сигналов и с пультом 33 управления, соединенным также с формирователем 34, выход которого соединен со входом прерывания вычислительного блока

10, вход сброса которого соединен с выходом элемента 30 сброса, Вариант реализации запоминающего блока 6 (фиг.6) содержит запоминающий элемент 35 с совмещенными входами-выходамиданных и буферный элемент 36 стремя ныходн ыми состояниями, информационные входы. которых являются входами данных запоминающего блока 2, а выходы и вход управления соединены соответственно с входами-выходами данных и входом записи запоминающего элемента 3.

Устройство работает следующим образом, 1795415

Основному режиму работы — генерации сигналов предшествует режим программирования устройства (фиг.7).

Программирование заключается в установке коэффициентов деления первого и второго делителей 3 и 5 частоты (фиг.1) и делителей 15 и 19 частоты блока 2 ФАПЧ (фиг.2), исходя из заданных значений частоты сигнала, шага ее изменения и числа периодов усреднения в фазоизмерительном блоке измерителя, а также запись в оперативный запоминающий блок 6 отсчетов сигнала заданной частоты. Переход в режим программирования осуществляется по сигналу "Сброс" с блока 11 управления (элемент сброса 30, фиг.5) или по сигналу прерывания с пульта 33 управления и формирователя 34 этого же блока, которые поступают на соответствующие входы управления вычислительного блока 10, В первом случае (по сигналу "Сброс" ) производится полное программирование устройства, во втором случае (по прерыванию)— частичное, в соответствии с изменяемыми параметрами сигнала..

В обоих случаях программно или аппаратно RS-триггер 28 блока 11 управления устанавливается по входу R в нулевое состояние, при котором счетный вход второго делителя частоты 5 через мультиплексор 4, управляемый RS-триггером 28, подключается ко входу записи запоминающего блока 6, соединенному с выходом элемента И 27-2 блока 11 управления.

Далее вычислительным блоком 10 по сигналам прерывания считываются через регистр 32 вводимые оператором с пульта

33 управления значения исходных параметров (данных) и запоминаются в оперативном запоминающем элементе 25 (фиг.4) этого блока. По этим значениям в соответствии с приводимыми ниже алгоритмами вычисляются необходимые коэффициенты деления всех делителей 3, 5, 15 и 19 частоты и нормированное значение частоты сигнала. Коды коэффициентов деления через шину 14 данных по сигналам записи с выходов элементов И 27-3 — 27-6 заносятся в регистры 21 (фиг.3) соответствующих делителей частоты.

Затем начинается программирование запоминающего блока 6. Количество программируемых ячеек этого блока определяется выбранным значением коэффициента деления пг второго делителя 5 частоты, играющего роль программируемого счетчика адреса объемом п1 5 N, где N — максимальное число адресуемых ячеек памяти. Разрядность озь запоминающего блока 6 обычно равна или больше разрядности ЦАП

8, что соответствует объему памяти Nxqss.

Значения пг отсчетов цифрового гармонического сигнала заданной частоты могут

5 быть предварительно записаны в постоянном запоминающем элементе 24 вычислительного блока 10 (для ряда фиксированных частот) или вычислены им непосредственно в соответствии с проводимым ниже алгорит10 мом. Эти значения последовательно выдаются вычислительным блоком 10 на шину 14 данных и по сигналу с выхода элемента И

27-2 блока 11 управления заносятся в ячейку запоминающего блока 6, адресуемую вто15 рым делителем 5 частоты, который выходами разрядов подключен к адресным входам этого блока. Этот же сигнал записи через мультиплексор 4 поступает на счетный вход второго делителя 5 частоты и под20 гота вливает таким об разом адрес следующей ячейки памяти. 3а п2 циклов записи программирование запоминающего блока 6 заканчивается.

Отсчеты программируемого .цифрового

25 сигнала амплитудой вычисляются в соответствии с выражением:

S(iTg) = Um cos (i4 . i), где i = 0,1,2,...пг-1 — номер отсчета сигнала;

fg = 1/Tg — частота(Т вЂ” период) дискре30 тизации сигнала. Частота fg равна частоте считывания запоминающего блока 6. Она определяется частотой fcM пересматриваемого генератора 18 (фиг.2) блока ФАПЧ 2 и коэффициентом деления п1 первого делите35 ля частоты 3, т.е. fg =- fc

40 Нормированная частота сигнала 4 на2ЛГс 2ЛР ходится ка к 4 — = где P - чисfg П2 ло программируемых периодов сигнала.

Физическое значение частоты сигнала мож45 но записать в виде Fc = (fg/n2)P=pFp, где

F — шаг изменения частоты, равный минимальной частоте сигнала Fc min (Р=1) при заданных значениях fg и п2, Необходимое значение частоты дискре50 тизации можно определить по максимальной частоте сигнала Fc ах, задавшись минимальным числом отсчетов сигнала за период этой частоты, при котором обеспечивается достаточная точность восстановления цифрового сигнала: fg Fc, nc mi .

Принятое значение fe определяет требования к быстродействию запоминающего блока 6 и ЦАП 8. Далее можно найти значение п2 > fg/Fo и необходимое число ячеек памя1795415

30

40 ти М h п2, которое также соответствует максимально необходимому коэффициенту деления второго делителя 5 частоты.

Выходну1о частоту блока ФАПЧ 2 (частоту смещения) можно принять близкой к заданной частоте квантования fcM = fxo, чта позволяет найти коэффициент деления первого делителя 3 частоты п1 = f«/fg, в качестве которого берется ближайшее целое значение.

Частота смещения получается в блоке 2

ФАПЧ, содержащем (фиг.2) два делителя 15 и 19 частоты с коэффициентом деления mt, m2, фазовый детектор 16, где сигналы с час тОтай Fcp fxa/m1=fcM!m2СРаВНИВаЮтСЯ ПО фазе, и фильтр 17 нижних частот, на выходе которого постоянное напряжение ошибки управляет частотой (или фазой) перестраиваемого генератора 18. Частота этого генератора fc< в установившемся режиме равна тсм - fêв m2/m1, т.е. в Данном случае Q = в2, L = mi. В результате при данном варианте реализации блока ФАПЧ 2 частоты квантования и сигнала будут находиться в следующей взаимосвязи: ткв/Fc = (m> п1 п2)/(P m2) Если произведения (m; n> . п2) и (P . гпг) представляют собой целые и взаимно простые числа, то на интервале времени, равном Pm2 = К периодов Сигнала Тс будет равномерно размещаться (гп1 n> n2) периодов квантования t

Р m2 Tc = k Tc = (m1 п1 п2) ткв

Это и соответствует оптимальному квантованию периодической последовательности временных (фазовых) интервалов на числе периодов К с минимальной погрешностью аГ= txa/(6. K).

Минимальной частоте сигнала Fc mi =

= F< (Р=1) соответствует минимальное число периодов усреднения К =m2. Задаваясь допустимой погрешностью квантования на этой частоте, можно найти необходимое. значение m2. Так как частоты 1с, и fya могут быть близкими, то значение m> принимается близким к п12 с учетом отсутствия у них общих делителей. . Таким образом, находятся все параметры, необходимые для программирования устройства.

На этом начальное программирование устройства заканчивается.

Для изменения числа периодов усреднения К необходимо перепрограммировать блок ФАПЧ 2, при этом коэффициенты деле5

20 ния делителей 15, 19 частоты достаточно изменить в очень малых пределах, выбрав ближайшие значения, имеющие общие делители между собой или с коэффициентами п1 п2 или Р.

Для изменения частоты сигнала нужно вычислить новые значения Р = Fc/Fo, i4-= 2 АР/п2 и S(l Tg) и перепрограммировать, как зто выше описано, запоминающий блок

6, Если допустить некоторое изменение частоты дискретизации fg, то можно установить практически л1обое необходимое значение частоты сигнала.

Далее устройство переводится в режим генерации аналогового сигнала. Для этого сигналом вывода с выхода элемента 27 — 7

RS-триггер 28 устанавливается в единичное состояние, переключающее мультиплексор

4 в положение, при котором счетный вход второго делителя 5 частоты подключается к выходу первого делителя 3 частоты. Отсутствие сигнала записи с элемента 27 — 2 блока

11 управления автоматически задает режим чтения запоминающего блока 6.

Коды отсчетов адресуемых вторым делителем 5 частоты ячеек запоминающего блока 6 считываются с частотой дискретизации fg и записываются в информационный регистр 7 импульсами этой .астоты с выхода мультиплексора 4, Периодически повторяющаяся через п2 отсчетов последователь ность этих кодов преобразуется ЦАП 8 в ступенчатый гармонический сигнал, который через сглаживающий фильтр 9 нижних частот поступает на выход устройства. Частота среза фильтра 9 нижних частот выбирается равной или близкой к fg/2, что при неизменной и достаточной широкой полосе пропускания обеспечивает малые искажения па первой гармонике сигнала (высокую фазавую и амплитудную стабильность) и необходимое подавление высокочастотных спектральных составляющих на частотах

fg - - Fc, 2fg Fc, 3fg Fc и г д.

Рассмотрим конкретный пример выбора параметров и элементов заявляемого устройства. Пусть требуется синтезировать сигналы в диапазоне частот 1 — 250 кГц с шагам Рв = 2 кГц при времени оптимального усреднения сигнала не более 1 с и частоте квантования 16 МГц.

Зададимся минимальным числом атсчетов сигнала за период на частоте Fc max равным пв mmmm = 8 и определим частоту дискретизации fg = 250,8 кГц = 2 МГц. Найдем коэффициент деления второго делителя 5 частоты п2 = fg/Fc min = 2000. Число адресуемых ячеек К п2 запоминающего блока 6 можно принять равным2 =2048. В качест11

1795415

25

ЗО

35 ве ЦАП 8 выбираем БИС типа К1108ПА1 с разрядностью 12 бит и временем преобразования пр = 0,4 мкс (tnp < Tg). Запоминающий блок 6 реализуем на двух ОЗУ типа

К537РУ8А с временем выборки 220 нс и объемом 2048х8 бит. При этом $ разряда памяти остаются свободными и в них можно записать вспомогательные сигналы, например, сигналы типа меандр, непосредственно считывание с выходов соответствующих разрядов памяти.

Частоту f«примем близкой к частоте квантования: fc> = 4в - 16 МГц. Тогда коэффициент деления первого делителя 9 частоты n1 = fc /fg = 8.

Исходя из времени усреднения 1 с найдем минимальное число усредняемых периодзов сигнала на частоте Fc mtn = 1 кГц; Kmin =

= 10 и приравняем его коэффициенту деления делителя 19 частоты блока ФАПЧ 2; m2 =

= Kmln = 10 . Скорректируем m 2 до ближай- з шего простого числа: m2 = 1001= Коэффициент деления делителя 15 частоты m1 можно принять близким к m2 и равным, например, 1000.

В результате получаем следующее соотношение частот сигнала и квантования: кв/Fc = (m1 л1 п2)/(л12 ) =

= 1000 8 2000/(1001 Р); при этом значения коэффициентов числителя и знаменателя отвечают условию отсутствия общих делителей.

Значение параметра P изменяется в пределах (1-249) с шагом 2, а число периодов усреднения К = 1001 — 249249, Формула изобретения

Устройство синтеза испытательного сигнала измерителей фазочастотных характеристик, содержащее два делителя часто- 45 ты, эталонный генератор и блок фазовой автоподстройки частоты, о т л и ч а ю щ е ес я тем, что, с целью расширения частотного диапазона синтезируемых сигналов,, в него введены мультиплексор и последовательно 50 соединенные запоминающий блок, информационный регистр, цифроаналоговый преобразователь и фильтр нижних частот, а также вычислительный блок и блок управления, соединенный с вычислительным бло- 55 ком шиной адреса, шиной управляющих сигналов и двунаправленной шиной данных, к которой подключены также входы данных блока фазовой автоподстройки частоты, первого и второго делителей частоты

Изменение (уменьшение) числа К при том же значении частоты сигнала обеспечивается введением необходимой степени кратности числителя и знаменателя в соотношении частот 4„в/Fc путем перепрограммирования коэффициентов деления любого из делителей частоты в относительно малых пределах, Таким образом, в устройстве, благодаря введению новых операций, элементов и свя-. зей и сочетанию функций формирования гармонического сигнала с цифровым синтезом частоты испытательного сигнала обеспечено при нецелочисленном соотношении частот дискретизации и сигнала квантования дополнительное увеличение числа оптимально усредняемых периодов сигнала в P раз (Р может быть до 100-200 и более). Это позволяет без усложнения блока 2 ФАПЧ уменьшить в такое же число раз погрешность квантования в фазоизмерительном блоке измерителя ФЧХ или ГВЗ.

Так, на частоте сигнала 100 кГц, 4в

= 10 МГц, P = 100, К = 10 (деизм = 0 1 с) можно

4 получить среднеквадратическое значение погрешности квантования ог =4 пс при измерении ГВЗ и o p = 0,15 10 при измере-.

-з нии ФЧХ. В известном устройстве эти погрешности в P = 100 раэ больше, Устройство позволяет синтезировать практически любое значение частоты сигнала в заданном диапазоне; обладает хорошей фильтрующей способностью, а также возможностью синтеза не только гармонических, но и сложных аналоговых сигналов. и запоминающего блока, входы записи которых, а также вход управления мультиплексора соединены с соответству1ощими выходами блока управления, соединенного выходами прерывания и сброса с соответствующими входами вычислительного блока, а выход генератора через последовательно соединенные блок фазовой автоподстройки частоты и первый делитель частоты соединен с входом мультиплексора, второй вход которого соединен с входом записи запоминающего блока, а выход — с входом записи информационного регистра и входом второго делителя частоты, выход которого соединен с входом запоминающего блока, при этом выходы эталонного генератора v: фильтра нижних частот являются выходами соответственно сигнала квантования и испытательного сигнала.

1795415

1.795415

I

1

l ! !

l !

I (ПРнь! В. 6ВоЛ ЗамгЬ ВЛ ЬОА

Фиг. 5

ыых записЬ 2sv . ТиГ,6

1795415

Составитель M,Êàòàíîâà

Техред M.Ìîðãåíòàë . Корректор C,Ëèñèíý

Редактор

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101

Заказ 429 Тираж Подписное

ВНИИПИ Государственного комитета па изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушскзя наб.,4/5