Устройство для синхронизации работы двух процессоров с общим блоком памяти

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении многопроцессорных систем для реализации межпроцессорной связи. Цель изобретения - расширение функциональных возможностей и повышение достоверности обмена информацией за счет выдачи сигналов прерывания и контроля состояния триггеров. Равноприорите.тный доступ процессоров к общему блоку памяти обеспечивается контролем состояния второго и четвертого триггеров (захвата) и через шинные формирователи возможностью их взаимного блокирования. Разноприоритетный доступ обеспечивается наличием в устройстве первого и третьего триггеров (прерывания), соединенных с выходами прерывания устройства . Кроме того, устройство содержит элементы И, ИЛИ. 2 ил.

COIO3 СОВЕ ТСКИХ

COl ÈÀËÈÑTÈ×ÅÃÊÈÕ

РЕСПУБЛИК (sl)5 G 06 F 13/18

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOIVlY СВИ4ЕТЕЛЬСТВУ (21) 4867272/24 (22) 17,09.90 (46) 28.02.93, Бюл. ¹ 8 (71) Особое конструкторское бюро радиомашиностроения "Титан" (72) А.В.Нейко и С,В.Ромашин (56) Авторское свидетельство СССР

¹ 1399750, кл, 6 06 F 13/00, 1988, Авторское свидетельство СССР

N 1444794, кл, G 06 F 13/00, 1988, (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

РАБОТЫ ДВУХ ПРОЦЕССОРОВ С ОБЩИМ

БЛОКОМ ПАМЯТИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении многопроцесИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении многопроцессорных систем для реализации межпроцессорной связи.

Цель изобретения — расширение функциональных возможностей устройства и повышение достоверности обмена информацией за счет выдачи сигналов прерывания и контроля состояния триггеров.

На фиг,1 представлена структурная схема заявляемого устройства; на фиг,2 — структурная схема включения заявляемого устройства для реализации межпроцессорной связи через общий блок памяти.

Устройство содержит (см. фиг.1) первый и второй шинные формирователи 1, 2 (например, микросхемы К589АП26), первый и второй элементы ИЛИ 3, 4 (например, мик„„. Ж„„1798794 А1 сорных систем для реализации межпроцессорной связи. Цель изобретения — расширение функциональных возможностей и повышение достоверности обмена инфор-. мацией за счет выдачи сигналов прерывания и контроля состояния триггеров;

Равноприоритетный доступ процессоров к общему блоку памяти обеспечивается контролем состояния второго и четвертого триггеров (захвата) и через шинные формирователи возможностью их взаимного блокирования, Разноприоритетный доступ обеспечивается наличием в устройстве первого и третьего триггеров (прерывания), соединенных с выходами прерывания устройства. Кроме того, устройство содержит элементы И, ИЛИ. 2 ил, росхемы К555ЛЛ1), первый и второй элементы И 5, 6 (например, микросхемы

К555ЛИ1), первый, второй, третий и четвертый триггеры 7 — 10 (например, микросхемы

К555ТМ2), входы 11, t2 синхронизации, входы 13, 14 выбора шинных формирователей, входы 15, 16 управления передачей информации, входы 17, 18 начальной установки, входы 19, 20 управления захватом, выходы

21, 22 прерывания, выходы 23, 24 захвата.

На фиг,2 изображены э являемое устройство 25, блок памяти 26, буферы адреса

27, 30; буферы управления 28, 31; буферы данных 29, 32; адресные селекторы 33 — 36, элементы И 37 — 40; входы (выходы), соединенные с системным интерфейсом процессора 1: вход 41 записи в память процессором 1, вход 42 чтения памяти процессором 1, вход 43 выбора элемента И 37, 179е794 вход 44 выбора элемента И 38, вход 45 записи информации процессором 1, шина адреса (ША1) и шина данных (ШД1); входы (выходы), соединенные с системным интерфейсом процессора 2: вход 46 записи в память процессором 2, вход 47 чтения памяти процессором 2, вход 48 выбора элемента И

39, вход 49 выбора элемента И 40, вход 50 записи информации процессором 2, шина адреса ША2 и шина данных ШД2.

Устройство работает следующим образом, По включению напряжения электропитания со входов 17, 18 начальной установки устройства на первые входы элементов

ИЛИ 3 и 4 и на входы установки в "ноль" триггеров 8 и 10 соответственно поступа,от импульсы магистрального сброса с интерфейса процессоров 1 и 2, устанавливающие триггеры 7 — 10 в нулевое состояние, Триггеры 7 и 9 могут также устанавливаться в нулевое состояние сигналами с выходов элементов ИЛИ 3 и 4, если на их вторые входы (через входы 20 и 19 управления захватом устройства) поступают сигналы с выходов элементов И 40 и 38 соответственно.

Активные сигналы на выходах данных элементов возможны при совпадении на их входах сигналов с выходов адресных селекторов 36 и 34, записи информации в устройство 25 со входов 50 и 45 и выбора элементов И 40 и 38со входов 49 и 44 соответственно, поступающих с интерфейсов процессора.

Изменение состояния выходов триггеров 7 и 9 производится следующим образом, На их информационные входы с первых информационных выходов шинных формирователей 1 и 2 соответственно поступают логические сигналы определенных уровней, Информация на шинные формирователи 1, 2 поступает с шин данных ШД1 и ШД2 интерфейсов процессора соответственно.

Функционирование шинных формирователей 1 и 2 возможно при наличии активных сигналов выбора на входах 13 и 14 устройства выбора шинных формирователей, поступающих с выходов адресных селекторов соответственно 34 и 36. . Направление передачи информации в шинных формирователях 1 и 2 определяется уровнями логических сигналов на их входах управления, соединенных со входами 15 и

16 управления передачей информации из устройства 25.

Запись информации в триггеры 7 и 9 производится положительным фронтом сиг.налов, поступающих на их входы синхронизации со входов 11 и 12 синхронизации

50 открывает буфер 27 адреса, входы которого соединены с шиной адреса ША1, буфер 28 управления, входы которого соединены со входом 41 записи в память и входом 42 чтения памяти, буфер 29 данных, входы которого соединены с шиной данных ШД1 интерфейса процессора N-. 1.

При установке на входе адресного селектора 35 соответствующего кода сигнал, вырабатывающийся на его первом выходе, открывает буфер 30 адреса. входы которого устройства, соединенных с выходами элементов И 37 и 39 соответственно. Активные сигналы на выходах данных элементов воз.можны при совпадении на их входах сигна5 лов с выходов адресных селекторов 34 и 36, записи информации в устройство 25 со входов 45 и 50 и выбора элементов И 37 и 39 со входов 43 и 48, связанных с интерфейсами соответственно первого и второго процессоров, Переключение выходов триггеров 7 и о, соединенных с выходами 22 и 21 прерывания устройства в активное состояние, вызывает прерывание основной программы соответствующего процессора и переход на выполнение программы прерывания поданному уровню, Изменение состояния выходов триггеров 8 и 10 производится следующим обра20 зом. На их информационные входы поступают сигналы с выходов элементов И

5 и 6, вторые входы которых соединены со вторыми информационными выходами шинных формирователей 1 и 2 соответственно.

Прохождение активных сигналов с данных выходов шинных формирователей 1 и 2 на информационные входы триггеров 8 и 10 может быть взаимно блокировано сигналами с выходов триггеров соответственно 10 и

8, соединенных с вторым и первыми входами элементов И 5 и 6 соответственно.

Запись информации в триггеры 8 и 10 производится сигналами со входов 11, 12 синхронизации устройства, Процессор N 1 и процессор N 2 могут контролировать состояние выходов триггеров 7 — 10 через шинные формирователи 1 и 2 соответственно.

Доступ одного из процессоров к общему блоку памяти 26 производится следую40 щим образом, В исходном состоянии буферы 27, 30 адреса, буферы 28, 31 управления и буферы 29, 32 данных закрыты.

Активный сигнал с выхода триггера 8 или 10 поступает на выход 23 или 24 захвата

45 устройства и разблокирует адресный селектор.33 или 35 соответственно.

При установке на входе адресного селектора 33 соответствующего кода сигнал, вырабатывающийся на его первом выходе, 1798794

25

50 соединены с шиной адреса ША2, буфер 31 управления, входы которого соединены со входом 46 записи в память и с входом 47 чтения памяти, буфер 32 данных, входы которого соединены с шиной данных ШД2 интерфейса процессора N. 2, Сигнал выбора блока памяти вырабатывается на втором выходе адресного селектора 33 или 35,, Направление передачи информации через буфер 29 или буфер 32 данных определяется логическим уровнем сигнала, поступающего со второго выхода буфера 28 или буфера 31 управления.

Принцип работы устройства описан в общем виде, т.к, в конкретном случае он зависит от алгоритма межпроцессорного обмена.

Описанные аппаратные средства устройства обеспечивают многовариантность алгоритмов межпроцессорного обмена, Благодаря введенным в известное устройство новым элементам и новым связям заявляемое устройство обеспечивает совместную работу процессоров (см. фиг.2) в двух режимах, а именно: в режиме 1 — равноприоритетнаго доступа двух процессоров к общему блоку памяти, в режиме 2 — программируемого равноприоритетного доступа двух процессоров к общему блоку памяти, Безусловная приостановка доступа к общему блоку памяти процессора с более низким приоритетом и доступ к нему процессора с более высоким текущим приоритетом обеспечивается в режиме 2 наличием в устройстве выходов прерывания.

Изменение приоритетов процессоров может выполняться непосредственно в процессе функционирования устройства путем записи процессорами определенных кодов в соответствующие ячейки блока памяти 26

{задатчики приоритетов).

Формула изобретения устройство для синхронизации работы двух процессоров с общим блоком памяти, содержащее первый и второй элементы И,первый, второй, третий и четвертый триггеры, причем входы установки в "0" второго и четвертого триггеров соединены с первым и с вторым входами начальной установки устройства соответственно, информационный вход второго триггера соединен с выходом первого элемента И, первый вход которого соединен с выходом четвертого триггера, 5 информационный вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом второго триггера, о т л и < а ю щ е е с я тем, что, с целью расширения функциональных возможнОстей и повышения достоверности обмена информацией путем выдачи сигналов прерывания и контроля состояния триггеров, в устройство введены первый и второй шинные формирователи, первый и второй элементы ИЛИ, причем входы синхронизации первого и второго триггеров соединены с первым входом синхронизации устройства, а входы синхронизации третьего и четвертого триггеров — с вторым входом синхронизации устройства, выход второго триггера соединен с первыми и информационными входами первого и второго шинных формирователей и с первым выходом захвата устройства, выход четвертого триггера соединен с вторыми информационными входами первого и второго шинных формирователей и с вторым выходом захвата устройства. информационные входы первого и третьего триггеров соединены с первыми информационными выходами первого и второго шинных формирователей соответственно, входы установки B ""О," первого и третьего триггеров соединены с выходами первого и второго элементов ИЛИ соответственно. первые входы первого и второго элементов ИЛИ соединены с первым и вторым входами начальной установки устройства соответственно, а вторые входы — с вторым и первым входами управления захватом устройства соответственно, выход третьего триггера .соединен с третьими информационными входами первого и второго шинных формирователей и первым выходом прерывания устройства, выход первого триггера соединен с четвертыми информационными входами первого и второго шинных формирователей и с вторым выходом прерывания устройства, второй вход первого элемента И соединен с вторым информационным выходом первого шинного формирователя, а второй вход второго элемента И вЂ” с вторым информационным выходом второго шинного формирователя, шины данных первого и второго шинных формирователей соединены с первой и второй шинами данных устройства соответственно, адресные входы первого и второго шинных формирователей соединены с первым и с вторым входами выбора первого и второго шинных формирователей, а входы управления — с первым и вторым входами управления передачей информации устройства соответственно.

1798794

ЮДР

/Ф

/б

is МГ Ж Рог, 2

Составитель А.Хазова

Редактор Н.Коляда Техред M.Moðãåíòàë Корректор A Moòûëü

Заказ 773 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101