Устройство для формирования тестов

 

Изобретение относится к вычислительной технике и может быть использовано при построении систем контроля и диагностики сложных цифровых устройств, Целью изобретения является расширение функциональных возможностей за счет сохранения на произвольно выбранных выходах устройства фиксированных уровней логических сигналов в цикле псевдослучайного тестирования . 4 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР)

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТО P С КО МУ. С В ИДЕТЕЛ Ь СТВУ

О

C)

Ф (Л

II)0, (21) 4904204/24 (22) 17.12.90 (46) 07.03.93. Бюл, hL 9 (71) Вологодский политехнический институт (72) А.Н.Андреев, А.M.Bîäoâoçoâ, В.Н.Лабичев и Ю.В.Щербаков (56) Авторское свидетельство СССР

hL 1133583, кл. G 06 F 1/04, 1985.

Авторское свидетельство СССР

М 1336013, кл. G 06 F 11/26, 1987.

Изобретение относится к вычислительной технике и может быть использовано при построении систем контроля и диагностики сложных цифровых устройств, Цель изобретения — расширение функциональных возможностей за счет сохранения на произвольно выбранных выходах устройства фиксированных уровней логических сигналов в цикле псевдослучайного тестирования.

На фиг. 1 представлена функциональная схема устройства для формирования тестов; на фиг.2 — функциональная схема блока управления; на фиг. 3 — временные диаграммы сигналов, формируемых блоком управления в режиме задания начальных условий; на фиг, 4 — то же, в рабочем режиме.

Устройство для формирования тестов содержит блок 1 управления, элемент 2 четности и регистр 3 сдвига, образующие генератор псевдослучайной последовательности с нулевыми начальными условиями, блок 4 одноразрядной памяти, шинный формирователь 5, первый дешифратор 6, блок 7 многозарядной памяти, второй дешифратор 8, группу 9 сумма„, Ж„„1800458 А1 (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

ТЕСТОВ (57) Изобретение относится к вычислительной технике и может быть использовано при построении систем контроля и диатностики сложных цифровых устройств, Целью изобретения является расширение функциональных возможностей за счет сохранения на произвольно выбранных выходах устройства фиксированных уровней логических сигналов в цикле псевдослучайного тестирования. 4 ил., 1 табл. торов по модулю два, регистр 10 с тремя состояниями на выходе, группу 11 выходных регистров, входы 12 данных устройства, адресные входы 13 устройства, вход 14 запуска устройства, входы 15 задания длительности цикла формирования псевдослучайного теста, выходы 17 устройства, Блок 1 управления содержит счетчик 1,1 тест-слов, синхрогенератор 1,2, триггер 1.3, коммутатор 1.4, первый элемент И 1.5, адресный счетчик 1,6, элемент 1.7 задержки, элемент 1.8 постоянной памяти, регистр 1.9 и второй элемент 1.10 И.

Элемент 1.8 постоянной памяти может быть реализован, например, на двух микросхемах ППЗУ 155 РЕЗ, программируемых в соответствии с таблицей,в которой символы обозначают:

+ — безразличное состояние;

0 — логический нуль;

1 — логическая единица, Устройство работает следующим образом.

Работа возможна в двух режимах, В режиме задания начальных условий осуществляется запись информации в выходные регистры группы 11 и соответствующие им

1800458

55 ячейки памяти блока 7. В одноразрядные ячейки памяти блока 4 заносится бинарная информация, соответствующая по распределению адресов разрядным выходам устройства. При этом уровень логической единицы, записанной в ячейку памяти блока

4, соответствует неизменяемому уровню сигнала на соответствующем выходе устройства в цикле синтеза псевдослучайного теста, Уровень логического нуля, записанный в ячейку памяти блока 4, соответствует выходу устройства с изменяемым уровнем сигнала в цикле псевдослучайного тестирования. Для реализации режима на входе 16

РЕЖИМ устанавливается нулевой уровенем сигнала. На входах 13 устанавливается адрес, определяющий выходной регистр группы 11, соответствующую ему ячейку памяти в блоке 7 и ячейку памяти в блоке 4, соответствующую одному из разрядов адресованного регистра. На входах 12 устанавливаются данные, заносимые в адресованный выходной регистр, ячейку блока 7 и ячейку блока 4. При этом информация, заносимая в блок 4, устанавливается на первом из входов 12. Перечисленные выше установки данных и адреса сопровождаются коротким единичным импульсом на входе

14 ПУСК устройства. Названным импульсом устанавливается в единичное состояние триггер 1.3 в блоке 1 управления, чем разрешается прохождение импульсов с синхрогенератора 1.2 через элемент И 1.5 на суммирующий вход адресного счетчика 1.6.

Последний изменяет свое состояние в сторону увеличения. Наличие регистра 1.9 в блоке 1 управления необходимо для устранения состояний на выходах элемента 1.8 постоянной памяти при модификации адресов. Элемент задержки 1.7 кОмпенсирует собственные временные задержки элементов 1.6 и 1.8, обеспечивая синхронизацию регистра 1.9 в моментустановившихся уровней сигналов на выходах элемента 1,8 постоянной памяти.

Временные диаграммы блока 1 управления, которым соответствует содержимое первого банка памяти элемента 1.8 в режиме задания начальных условий приведены на фиг.3, Сигналом S=1 регистр 3 переведен в режим записи параллельной информации.

После первого импульса F устанавливается в единичное состояние сигнал С1, по переднему фронту которого ранее установленный адрес записывается в регистр 3.

Одновременно нулевыми сигналами CSBD, WRRAM1, WRRAM2 выбирается шинный формирователь 5 и подготавливаются к записи блоки 4 и 7 памяти, Данные через шинный формирователь 5 передаются на входы

4 регистров группы 11 и входы/восходы блока

7. После второго импульса F при нулевом уровне сигналов CSRAM1 и CSRAM2 данные записываются в блоки памяти 4 и 7. Одновременно по переднему фронту сигнала СЗ в один из выходных регистров группы 11 в соответствии с единичным сигналом на одном из выходов дешифратора 6 осуществляется запись данных, являющихся начальными условиями для псевдослучайного теста. После пятого импульса F сигнал

С4 с последующего выхода регистра 1,9 обнуляет адресный счетчик 1,6 и через первый вход коммутатора 1.4 поступает на выход последнего и сбрасывает триггер 1.3 в нулевое состояние, чем обеспечивается блокировка прохождения импульсов синхрогенератора 1.2 на счетчик 1.6 через элемент И 1.5. Выходы регистра 10 в режиме создания начальных условий находятся в высокоимпедансном состоянии и не оказывают влияния на другие элементы схемы.

Далее устанавливается новый адрес и новые данные, сопровождаемые импульсом

ПУСК. Микроцикл записи повторяется.

Результатом режима задания начальных условий является запись во все выходные регистры группы 11 данных, предваряющих псевдослучайный тест и продублированных в соответствующих ячейках блока 7 многоразрядной памяти. В ячейках блока 4 одноразрядной памяти занесена информация, соответствующая произвольно выбранным выходам устройства, сигналы на которых изменяются либо не изменяются в цикле псевдослучайного тестирования.

Дополнительно в названном режиме на выходе устройства может быть передан с входов 12 данных любой детерминированный заранее рассчитанный тест. Вход 1

ПУСК в этом случае выполняет функцию входа синхронизации устройства.

Режим формирования псевдослучайного теста предваряет установка на входе 16 единичного уровня сигнала и запись в счетчик 1.1 в блоке 1 управления кода, определяющего количество тест-слов псевдослучайного теста. Количество тест слов определяется разностью максимального кода счетчика 1.1 и начального кода.

Коротким единичным импульсом на входе 14 ПУСК устройства устанавливается в единичное состояние триггер 1.3 в блоке 1, чем разрешается прохождение импульсов с выхода синхрогенератора 1,2 через первый элемент И 1,5 на вход адресного счетчика

1.6. Одновременно через второй элемент

1.10 И названный импульс поступает через

1800458

10

20

30

55 четвертый выход блока 1 управления на вход сброса регистра 3 и обнуляет последний.

Временные диаграммы режима, которым соответствует содержимое второго банка элемента 1.8 памяти, приведены на фиг. 2. Сигналом S=Î регистр 3 переведен в режим сдвига и совместно с элементом 2 четности образует генератор псевдослучайных сигналов с нулевыми начальными условиями. Сигнал CSBD = 1 фиксирует выходы шинного формирователя 5 в высокоимпедансном состоянии и исключает влияние последнего на работу остальных элементов схемы. По переднему фронту сигнала С1 изменяется состояние регистра 3, на выходах которого формируется очередной псевдослучайный код, выборкой из которого осуществляется адресация к блокам 4 и 7, дешифраторам 6 и 8. Содержимое читаемой ячейки памяти блока 4 устанавливается на его выходе и присутствует на протяжении микроцикла из 6 тактов сигнала F (CSRAM2

= О, WRRAM2 = 1). Содержимое многоразрядной ячейки устанавливается на выходах блока 7 после второго импульса F (фиг.4) и поступает на первые входы сумматоров по модулю два группы 9, на вторые входы которых поступают сигналы с выходовдешифратора 8. При этом если на входе стробирования дешифратора 8 присутствует единичный сигнал, то на всех его выходах сигналы нулевые вне зависимости от сигналов на остальных входах, в противном случае на одном из выходов дешифратора устанавливается единичный сигнал, определяемый входным кодом. Результатом суммирования по модулю два является неизменный код первых входов при нулевых сигналах на всех выходах дешифратора

8 либо код с одним инвертированным разрядом, позиция которого определена позицией выхода дешифратора с единичным уровнем. Результат суммирования по переднему фронту С2 записывается в регистр 10 и устанавливается на его выходах при CSRG

= О, откуда переписывается в ранее адресованную ячейку блока 7 и в соответствующий регистр группы 11, запись в который разрешена кодом с выхода дешифратора 6. После седьмого импульса F сигналом С4 обнуляется адресный счетчик 1,6 в блоке 1 управления, а счетчик 1.1 увеличивает свое содержимое на единицу. Далее в регистре 3 формируется следующий псевдослучайный код, и микроцикл повторяется до момента переполнения счетчика 1.1, сигнал с выхода переполнения которого через второй вход коммутатора 1.4 поступает на вход сброса триггера 1.3 и обнуляет последний, Блокируется прохождение синхроимпульсов с синхрогенератора через элемент И 1.5.

Цикл формирования псевдослучайного теста завершается, о чем сигнализирует нулевое состояние триггера 1.3, Таким образом, в предложенном устройстве, кроме свойств, присущих устройству-прототипу, возможно сохранение на любых произвольно выбранных выходах фиксированных уровней логических сигналов в цикле псевдослучайного тестирования, Подобная процедура обеспечивается записью в ячейки блока 4 одноразрядной памяти единичных сигналов по адресам, соответствующим выходам с неизменяемыми уровнями сигналов, что расширяет функциональные возможности устройства; номенклатуру объектов контроля, повышает производительность контрольно-диагностической аппаратуры, Повышение производительности обусловлено уменьшением количества детерминированных тестов, требующих априорных сведений о структуре объекта контроля, логике его работы и компонентах.

Формула изобретения

Устройство для формирования тестов, содержащее генератор псевдослучайной последовательности, блок управления, первый дешифратор, информационные входы которого поразрядно объединены с адресными входами блока многоразрядной памяти и подключены к соответствующим разрядным выходам регистра сдвига, входы/выходы блока многоразрядной памяти объединены с входами группы выходных регистров, выходами регистра и первыми входами группы сумматоров по модулю два, выходы которых подключены к информационным входам регистра, вторые входы группы сумматоров по модулю два соединены с выходами второго дешифратора, информационные входы которого подключены к выходам регистра сдвига, входы разрешения записи группы выходных регистров подключены к соответствующим выходам первого дешифратора, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет сохранения на произвольно выбранных выходах устройства фиксированных уровней логических сигналов в цикле псевдослучайного тестирования, в него введены блок одноразрядной памяти, адресные входы которого поразрядно подключены к адресным входам блока многоразрядной памяти и информационным входам второго дешифратора, вход стробирования которого соединен с выходом блока одноразрядной памяти, и шинный формирователь, выходы

1800458

Адрес I! 2! 3! 4! 5! 617 !8! 9! IÎ! П.

1 У 1

1 1 t .! It

0 Х 1 Х 1 Х 0 0 0

0 Х Х О Х 0 1 0 0 0

I 0 0 0 0 0 0 I 0 I 0

I О 0 I О I О I 0

О I I I I I О

О 0

I 0 I I I I I 0 О I

+ + + + + + + + + +

+ + + + + + + + + + +

I2

I4

О I 0 I I I I I 0 О О

О I I I I О I I О 0 О

0 I 0 0 I 0 I I 0 О 0

I8 которого поразрядно объединены с входами/выходами блока многоразрядной памяти, выходы блока управления с первого по одиннадцатый подключены к входу управления режимом работы регистра сдвига, к входу выборки шинного формирователя, к входу синхронизации регистра сдвига, к входу сброса регистра сдвига, к входу выборки блока многоразрядной памяти, к входу чтения/записи блока многоразрядной памяти, к входу выборки блока одноразрядной памяти, входу чтения/записи блока одноразрядной памяти, к входу выборки регистра; к входу синхронизации регистра и к входам синхронизации группы выходных регистров, входы шинного формирователя совместно с информационным входом блока одноразрядной памяти являются входами задания начальных данных устройства, 5 адресными входами которого являются информационные входы регистра сдвига, вход пуска блока управления является входом пуска устройства, вход логического условия блока управления соединен с входом зада10 ния режима работы устройства, входами задания длительности цикла формирования теста устройства является группа входов блока управления, тестовыми выходами устройства являются выходы группы выход15 ных регистров.

1800458

Продолжение таб,шпд! ! ! 1 1 t 1

0 I О О I 0 I I I О О

0 I О I O 0 I О О О О

0 I О О О О I О О I О

О I О I О О I 0 О .О О

О, I О I I I I I О О I

+ + + + + + + + + + +

20

22

28

+ + .+ + + + + + + + +

+ + + + + + + + + + +

4Р

55

Адрес I 2 1 3 1 4 5 1 6 7 8 1.,9 IO! П

1800458

Г1 к

<3

zz сс с с р г з

° ° °

I (re «

I Qi (.)

I

1 ! !

1 ° ° ° г (:

1800453

-г

zan

<Х C С

g y t jY ц U О Х 3 0 т са м

Х Ш ГЧ 1л

З О1) О! !, !:

/ )

J !а .С° !! !!!

;; !! !! l! р

1!! !! !

1 .! 1:1 ia. à

) Г

I!

° °

1 !

1 ! ! ! ! ——!

I

1 1 ! (!!

1

1 X! !

-г

I ! !! !

I !

1

1 1

\

I I

1 1,,, с

, х

1 !

1 !

1 1 !! !

1

I ! ! ! !

Гч

1800458

4 5

Г1 ..П Г1. Г1 Г 1..

С НДМ1 1

WR: ч М1

СВН М2

W< ЯйМ2

CSRr

1... Г

J сз

Ф! 1Г.. 3

2 з 4 5 ь

С;1Г О

à ——

СВКаМ1

WRRANi

CSRAN2 1 --WR>Wrt2 сьнб сз

С4

Фиг. 4

Соста вител ь А.Андреев

Техред М,Моргентал

Корректор А.Мотыль

Редактор

Производственно-издательский комбинат "Патент", г, ужгород, ул.Гагарина, 101

Заказ 1 166 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5