Устройство для функционального контроля больших интегральных схем

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 G 01 R 31/28

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГOCIlATEI- CCCP) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 48032 98/21 (22) 18.03.90 (46) 15.04,93. Бюл, ¹ 14 (71) Научно-исследовательский институт полупроводниковогоо машиностроения (72) В,В,Козлов (56) Авторское свидетельство СССР

¹ 1337838, кл. G 01 R 31/28.

Авторское свидетельство СССР

N 1291905, кл, G 01 R 31/28, 1985. (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение относится к контрольноизмерительной технике и может быть использовано в системах автоматического контроля динамических параметров больших интегральных схем. Цель изобретения — повышение достоверности контроля за счет уменьшения длительности регистрируемых сигналов контроля и возИзобретение относится к контрольноизмерительной технике, в частности к измерительному оборудованию для полупроводниковых приборов с повышенной степенью интеграции. Устройство предназначено для использования в системах функционального контроля больших интегральных схем (БИС).

Цель изобретения — повышение достоверности контроля.

На фиг. 1 изображена функциональная схема устройства для функционального контроля БИС по одному выводу; на фиг. 2 и 3 — примеры конкретного выполнения логического коммутатора и блока тестовых поI,, Ж, 1809398 Al можности двукратного проведения контроля в один заданный интервал времени.

Устройство содержит блок аналоговых компараторов, О-триггеры, элементы задержки, блок коммутации на мультиплексорах, логический коммутатор, контактный блок, формирователь импульсов, блок тестовых последовательностей, блок синхронизации, выходную клемму, вычислительный блок, блок согласования,38M. За счет введения дополнительно О-триггеров, счетных триггеров, элемента задержки, инвертора, коммутатора выходной информации, блока памяти устройство обеспечивает возможность задания импульсов, стробирующих результат контроля в интервале двух периодов тактовых импульсов, возможность двойного стробирования результата контроля в интервале одного периода текстовых импульсов, что снижает минимальную величину длительности регистрируемых сигналов контроля и повышает его достоверность. следовательностей соответственно; на фиг.

4 — временные диаграммы, поясняющие работу устройства.

Устройство содержит блок 1 аналоговых компараторов,0-триггеры 2...8, счетные триггеры 9, lO, блоки 11, 12 задержки, инвертор

13, блок 14 коммутации на мультиплексорах

15 — 1, 15 — 2, логический коммутатор 16, коммутатор 17 выходной информации, контактный блок 18, формирователь 19 импульсов, блок

20 тестовых последовательностей, блок 21 синхронизации, блок 22 памяти, выходную клемму 23, вычислительный блок 24, состоящий из блока 25 согласования и ЭВМ 26.

1809398

Блок 1 аналоговых компараторов состоит из операционных усилителей 27, 28, первые входы которых обьединены и подключены к выходу контактного блока 18, а вторые входы раздельно соединены с клеммами для подключения источников опорных

НаПРЯжЕНИй О >л.1, Uon.2 СООтВЕтСтВЕННО, предназначенных для задания программируемых значений логических уровней "1" и

"О" соответственно. Вход контактного блока

18 соединен с выходом формирователя 19 импульсов, первый и второй входы которого раздельно соединены с соответствующими выходами блока 20 тестовых последовательностей, третий и четвертый входы формирователя 19 импульсов раздельно соединены с клеммами для подключения источников U>, UH опорных напряжений верхнего и нижнего уровней соответственно. Третий выход блока 20 тестовых последовательностей соединен с объединенными информационными входами D-триггеров 2, 3, а четвертый выход — с объединенными информацион н ы ми входами 0-триггеров 4, 5. Выходы D-триггеров 2...5 раздельно со-. единены с первыми и вторыми входами мультиплексоров 15 — 1, 15-2, образующими с первого по четвертый входы блока 14 коммутации, третьи объединенные входы мул ьтиплексоров 15-1, 15-2, образующие пятый вход блока 14 коммутации, подключены к выходу счетного триггера 9 и входу блока 12 задержки. Первый и второй выходы блока 14 коммутации раздельно соединены с соответствующими входами логического коммутатора 16, третий и четвертый входы которого соединены с выходами усилителей 27, 28 соответственно блока 1 аналоговых компараторов, а выход — с информационным входом D-триггера 6, выход которого соединен с объединенными информационными входами D-триггеров 7, 8 и выходной клеммой 23, Выходы D-триггеров 7, 8 раздельно соединены с первым и вторым входами коммутатора 17 выходной информации, третий вход которого соединен с первым (прямым) выходом счетного триггера 10 и объединенными стробирующими входами D-триггеров 2, 4, Объединенные стробирующие входы 0-триггеров 3, 5 соединены со вторым выходом счетного триггера 10, вход которого соединен с первым выходам блока 21 синхронизации и входом блока 11 задержки. Второй и третий выходы блока 21 синхронизации раздельно соединены с соответствующими входами блока 20 тестовых последовательностей, а четвертый выход — со стробирующим входом

О-триггера 6 и входом счетного триггера 9, Выход блока 12 задержки непосредственно

40 тестовых последовательностей и блока 21 синхронизации.

Логический коммутатор 16 выполнен на элементах ИЛИ 29, 32 и элементах 3 ИЛИ—

НЕ 30, 31 (см. фиг. 2).

Блок 20 тестовых последовательностей, в свою очередь, содержит формирователь

33 адресов, оперативное запоминающее устройство {03Y) 34 и формирователь 35 контрольных сигналов (см. фиг, 3), Блок 1 аналоговых компараторов предназначен для сравнения сигналов, поступающих с контролируемой БИС, с опорными напряжениями (уровнями "1" и "О"), формируемыми программируемыми источниками

0>, Vo>z опорных напря>кений. В качестве усилителей-компараторов 27, 28 применена микросхема 597СА1.

D-триггеры 2, 3 предназначены для временного хранения сигнала эталонной информации, поступающей иэ блока 20 тестовых последовательностей, Причем 0триггер 2 служит для записи эталонной информации нечетных периодов, а 0-триггер 3 — четных.

Аналогично D-триггеры 4, 5 предназначены для временного хранения сигналов маскирования (разрешения компарирования), поступающих из блока 20 тестовых последовательностей, причем 0-триггер 4 служит для записи сигналов маскирования нечетных периодов, а D-триггер 5 — четных.

D-триггеры 2...5 выполнены на микросхемах К15ООТМ151.

D — триггер 6 предназначен для временного хранения сигнала, несущего информацию о результате контроля (" Годен-брак") и выполнен на микросхеме К1500ТМ131, D-триггеры 7, 8 предназначены для временного хранения выходного сигнала 0триггера 6 (результат контроля), причем

D-триггер 7 служит для записи информации по переднему фронту нечетного строб-импульса, а D-триггер 8 — по переднемуфронту четного строб-импульса. D-триггеры 7, 8 выполнены на микросхеме К1500ТМ131.

Счетный триггер 9 предназначен для формирования сигналов записи в D-триггеры 7, 8, поступающих с выхода счетного соединен со стробирующим входом Dтриггера 7 и через инвертор 13 — со стробирующим входом 0-триггера 8. Выход коммутатора 17 выходной информации соединен с первым входом блока 22 памяти; второй вход которого соединен с выходом блока 11 задержки, а выход — со входом блока 25 согласования, имеющего двусторонние связи с ЭВМ 26 вычислительного

"О блока 24 и соединенного своими выходами с объединенными группами входов блока 20

1809398 триггера 9 через блок 12 задержки на стробирующий вход 0-триггера 7 непосредственно, а на стробирующий вход D-триггера

8 — через инвертор 13. Кроме того, счетный триггер 9 служит для управления работой мультиплексоров 15 — 1, 15 — 2 блока 14 коммутации, формируя сигналы разрешения трансляции сигналов с выходов D-триггеров

2...5 на входы логического коммутатора 16.

Счетный триггер 10 предназначен для формирования сигналов записи информации в 0-триггеры 2.„5, вырабатываемых по переднему фронту тактовых импульсов, поступающих на вход счетного триггера 10 с выхода блока 21 синхронизации, а также для формирования сигналов управления коммутатором 17 выходной информации.

Счетные триггеры 9, 10 реализованы на микросхеме К1500ТМ131.

Блок 11 задержки предназначен для увеличения диапазона установки строб-импульса в устройстве и реализован на микросхеме. K1500iiM102, Блок 12 задержки предназначен для задержки выходного сигнала счетного триггера 9 на время, превышающее время распространения сигнала через D-триггер

6. Величина задержки блока 12 задержки для надежной записи в D-триггеры 7, 8 составляет около 1,0-1,5 нс. Блок 12 задержки реализован на микросхеме К1500ЛМ102.

Инвертор 13 предназначен для инверсии сигнала с выхода блока 12 задержки и передачи его на стробирующий вход 0-триггера 8. Инвертор 13 выполнен на микросхеме К1500ЛМ102.

Блок 14 коммутации предназначен для поочередного пропускания служебной информации с выходов D-триггеров 2...5 на входы логического коммутатора 16, причем мультиплексор 15-1 служит для пропускания эталонной информации с выходов Dтриггеров 2, 3 на первый вход логического коммутатора 16, а мультиплексор 15-2 — для пропускания сигналов маскирования с выходов D-триггеров 4, 5 на второй вход логического коммутатора 16. Мультиплексоры

15 — 1, 15 — 2 блока 14 коммутации реализованы на микросхемах К1500КП163.

Логический коммутатор 16 предназначен для пропускания сигналов с выходов усилителей 27, 28 блока 1 аналоговых компараторов через логические элементы 3

ИЛИ вЂ” НЕ 30, 31 и элемент ИЛИ 32 на информационный вход D-триггера 6 в зависимости от служебной информации — эталонной информации, поступающей через элемент

ИЛИ 29 с выхода мультиплексора 15 — 1 блока 14 коммутации на вторые входы элементов 3 ИЛИ вЂ” НЕ 30, 31, и сигналов маски25 уровней U>, UH соответственно, а также для

35

50

20 рования, поступающих с выхода мультиплексора 15-2 на объединенные третьи входы логических элементов 3 ИЛИ вЂ” НЕ 30, 31. Для реализации логического коммутатора 16 использованы микросхемы

К1500Л М102.

Коммутатор 17 выходной информации предназначен для поочередного пропускания сигналов результата контроля с выходов

0-триггеров на вход блока 22 памяти в зависимости от сигналов управления, поступающих с прямого выхода счетного триггера 10 на третий вход коммутатора 17 выходной информации, реализованного на микросхеме К15СОЛМ102, Контактный блок 18 служит для обеспечения подключения выводов контролируемой БИС (в нашем случае одного вывода) ко входу блока 1 аналоговых компараторов и выходу формирователя 19 импульсов, служащего для формирования импульсных сигналов с уровнями выходных напряжений, соответствующими заданным опорным уровням напряжений высокого и низкого задания формируемых напряжений на вывод контролируемой БИС. В качестве контактного блока использовано стандартное подключающее устройство типа УК, а формирователь 19 импульсов реализован по схеме формирователя типа "три состояния".

Блок 20 тестовых последовательностей предназначен для формирования контрольных последовательностей, поступающих на входы формирователя 19 импульсов, и установки (перевода) последнего в третье состояние, формирования сигналов эталонной информации, поступающих через D-триггеры 2, 3 и мультиплексор 15-1 блока 14 коммутации на вход логического элемента ИЛИ

29 логического коммутатора 16 для осуществления коммутации сигналов блока 1 аналоговых компараторов, Кроме того, блок 20 служит для формирования сигналов маскирования, поступающих с выхода ОЗУ 34 через 0-триггеры 4, 5, мультиплексор 15 — 2 блока 14 коммутации на входы элементов 3

ИЛИ вЂ” НЕ 30, 31 логического коммутатора 16.

Формирователь 33 адресов совместно с

03У 34 блока 20 тестовых последовательностей представляет собой буферную память, выполненную на микросхемах К1500РУ415 го стандартными сигналами управления.

Блок 21 синхронизации предназначен для формирования тактовых импульсов с программируемыми временными параметрами: задержками и длительностями, обеспечивающими тактирование и построение временной диаграммы работы устройства при функциональном контроле БИС.

1809398

15

30

Блок 22 памяти предназначен для записи и временного хранения информации о результатах контроля, поступающей с выходов 0-триггеров 7, 8 через коммутатор 17 выходной информации на первый вход блока 22 памяти по сигналам, приходящим с выхода блока 11 задержки на второй вход блока 22 памяти, и передачи этой информации, выровненной во времени относительно тактовых импульсов, в вычислительный блок 24 на обработку. Блок 22 памяти выполнен на микросхемах К1500ТМ151.

Выходная клемма 23 служит для подключения средств записи и анализа результата контроля.

Вычислительный блок 24 служит для долговременного хранения информации— программ контроля в ОЗУ ЭВМ 26, передачи этой информации через блок 25 согласования (интерфейс) в блок 20 тестовых последовательностей, блок 21 синхронизации, а также для обработки результата контроля, поступающего с выхода блока 22 памяти. В качестве вычислительного блока

24 применен вычислительный комплекс

"Электроника МСО102", Работа устройства при контроле БИС по одному выводу происходит следующим образом, В контактный блок 18 помещается контролируемая БИС. Перед началом работы из вычислительного блока 24 производится запись информации в блок 20 тестовых последовательностей и в блок 21 синхронизации.

В блок 21 синхронизации заносится информация о временных параметрах формируемых импульсов (о величине периода, задержки и длительности), поступающих в формирователь 35 контрольных сигналов блока 20 тестовых последовательностей, о величине периода тактовых импульсов, поступающих в формирователь 33 адресов и формирователь 35 контрольных сигналов блока 20 тестовых последовательностей, а также импульсов, поступающих на вход счетного триггера 10 и вход блока 11 задержки. В блок 21 синхронизации также заносится информация о временных параметрах строб-импульсов (о величине периода, задержки, длительности и моментах изменения задержки строб-импульсов), поступающих на стробирующий вход О-триггера 6 и вход счетного триггера 9.

В узлы блока 20 тестовых последовательностей записывается программа функционального контроля проверяемой БИС: в формирователь 33 адресов записываются стартовый и "стоповый" адреса контроля, в

ОЗУ 34 — последовательность контрольных сигналов, сигналов установки формирователя 19 импульсов в третье состояние, эталонная информация и сигналы маскирования. В формирователь 35 контрольных сигналов блока 20 тестовых последовательностей записывается информация о форме контрольных сигналов, Затем осуществляется установка уровней опорных напряжений

Ооп.1, Uon.г блока 1 аналоговых компараторов и уровней логических сигналов формирователя 19 импульсов (UH — уровень логического нуля — "0", Uв — уровень логической единицы — "1"), Счетные триггеры 9, 10 и D-триггер 6 устанавливаются в исходное состояние.

После загрузки контрольной информации в блок 20 тестовых последовательностей и блок 21 синхронизации кнопкой

ПУСК (на чертеже не показана) осуществляется запуск устройства, и по сигналу иэ Э BM

26 блок 21 синхронизации начинает формировать импульсы с запрограммированными ранее параметрами.

Пусть с момента времени t< на выводе контролируемой БИС установлен выходной сигнал, форма которого изображена на фиг

4, а, Этот сигнал поступает на входы усилителей 27, 28 блока 1 аналоговых компараторов, где происходит сравнение этого сигнала с уровнями "1" и "0", задаваемыми источниками Uon.1 Uoï.2 опорных нап ря жений соответственно. При превышении выходным сигналом БИС уровня Uon.1 срабатывает усилитель-компаратор 27 верхнего уровня, и на его выходе формируется сигнал "1" (см. фиг, 4, б}. При этом на выходе усилителя-компаратора 28 формируется сигнал "0" (фиг, 4, в).

Посредством тактовых импульсов, поступающих с выхода блока 21 синхронизации на формирователь 33 адресов, осуществляется изменение адреса 03У 34, информация с выхода которого поступает на один из входов формирователя 35 контрольных сигналов, на другой вход которого поступают импульсы с выхода блока 21 синхрониэации с запрограммированными ранее параметрами, Формируемые блоком 35 контрольные сигналы (тестовые последовательности) через формирователь 19 импульсов поступают на вход контролируемой

БИС, размещенной в контактном блоке 18.

Кроме того, на выходе ОЗУ 34 формируется служебная информация — эталонная информация, поступающая на информационные входы 0-триггеров 2, З и сигналы маскирования, поступающие на информационные входы D-триггеров 4, 5, На фиг, 4, r приведена эталонная информация, на фиг. 4, д — сигналы маскирования, 1809398

10

20

55

Тактовые импульсы с периодом Т с выхода блока 21 синхронизации, поступающие на вход счетного триггера 10 (см. фиг.

4. е), изменяют его состояние (сигнал на прямом выходе триггера 10 и, следовательно, на управляющем входе коммутатора 17 выходной информации приведен на фиг. 4, ж). Передним фронтом этого сигнала в момент времени tz осуществляется запись эталонной информации в D-триггер

2 и сигналов маскирования — в D-триггер 4.

Сигналом с инверсного выхода счетного триггера 10 в момент времени t3 осуществляется запись эталонной информации в 0триггер 3, а сигналов маскирования — в

D-триггер 5. При этом очевидно, что в 0триггеры 2, 3 будет записана эталонная информация соответственно нечетных и четных циклов, а в триггеры 4, 5 будут записаны сигналы маскирования соответственно нечетных и четных циклов, На фиг. 4, и приведен выходной сигнал

D-триггера 2; на фиг, 4, к — выходной сигнал

0-триггера 3; на фиг. 4, л — выходной сигнал

D-триггера 4; на фиг. 4, м — выходной сигнал

0-триггера 5.

Строб-импульсы, формирующиеся в блоке 21 синхронизации, имеют в квжд.м цикле свою задержку т1„х6 (см. фиг, 4, н), При этом в одном периоде. возможно расположение двух строб-импульсов, кэк, например, показано в цикле 5 фиг, 4, н, т.е. осуществляется двойное стробировани;-.-: первое — при служебной информации пред

ыдущего цикла, второе — при служебной информации последующего цикла. Эти строб-импульсы поступают на стробирующий вход 0-триггера 6 и вход счетного триггера 9. По переднему фронту каждого строб-импульса изменяется состояние счетного триггера 9, выходным сигналом которого (см. фиг. 4, и) осуществляется управление мультиплексорами 15 — 1, 15-2 блока 14 коммутации.

На фиг. 4, р приведен выходной сигнал мультиплексора 15 — 1 блока 14 коммутации (эталонная информация), а на фиг. 4 с— выходной сигнал мультиплексора 15 — 2 (сигналы маскирования). Эталонная информация и сигналы маскирования первого цикла держатся на выходах мультиплексоров 15 — 1, 15-2 до первого строб-импульса, приходящего в первом цикле, после чего на выходах мультиплексоров 15-1, 15 — 2 блока 14 коммутации устанавливается информация второго цикла и т.д.

На выходе логического коммутатора 16 формируется сигнал, приведенный на фиг.

4, т, "1" на выходе логического коммутатора

16 устанавливается при наличии "1" на выходе мультиплексора 15- 2 (разрешение маскирования) и "0" нэ выходе аналогового компаратора верхнего уровня 27 (при "1" эталонной информации на выходе мультиплексора 15 — 1 блока 14 коммутации), или "0" на выходе аналогового компаратора нижнегоуровня 28(при "0" эталонной информации на выходе мультиплексора 15 — 1 блока 14 коммутации).

С выхода логического коммутатора 16 сигнал поступает на информационный вход

D-триггера 6 и фиксируется им по переднему фронту строб-импульса, поступающего из блока 21 синхронизации на стробирующий вход 0-триггера 6. Выходной сигнал

D-триггера 6 приведен на фиг. 4, у, где

"1" соответствует. сигнал брака (временные интервалы от первого до второго строб-импульса и от третьего до четвертого строб-импульса), Задержанный блоком 12 задержки выходной сигнал счетного триггера 9 поступает на стробирующий вход D-триггера 7 (см. фиг. 4, ф), а сигнал с выхода инвертора 13— на стробирующий вход D-триггера 8.

По переднему фронту сигнала с выхода блока 12 задержки в момент времени t4 осуществляется запись информации с выхода

D-триггера 6 в D-триггер 7, а по переднему фронту сигнала с выхода инвертора 13 в момент времени Ъ осуществляется запись информации с выхода триггера 6 в 0-триггер

8. Таким образом, выходная информация о результате контроля, формируемая нечетными строб-импульсами, будет записана в

0-триггер 7, а четными строб-импульсами— в .0-триггер 8. Информация на выходах

0-триггеров 7, 8 приведена на фиг. 4, х, ц соответственно, Эта информация поочередно транслируется через коммутатор 17 выходной информации на первый вход блока 22 па :яти по сигналам управления, поступающим с прямого выхода счетного триггера 10 на третий управляющий вход названного коммутатора, причем при наличии "1" нэ управляющем входе через коммутатор 17 выходной информации транслируется информация нечетных циклов, а при наличии

"0" — четных.

Выходной сигнал коммутатора 17 выходной информации показан на фиг. 4, ш. llo тактовым импульсам, поступающим с выхода блока 11 задержки на управляющий вход блока 22 памяти с задержкой ту (см. фиг. 4, э), осуществляется фиксирование информации в блоке 22 памяти, выходной сигнал которого показан на фиг. 4, ю.

Таким образом, информация о результате контроля, полученная в первом цикле из1809398

12 мерения, выводится по третьему тактовому импульсу, во втором цикле — по четвертому тактовому импульсу, в третьем — по пятому тактовому импульсу и т.д. То есть, независимо от задержки строб-импульсов, которая может превышать период следования тактовых импульсов (тз > То), выходная информация будет привязана к соответствующему циклу и синхронизирована тактовыми импульсами, что исключает потери брака при малой задержке между строб-импульсами и упрощает процесс записи выходной информации при многоканальной архитектуре устройства для функционального контроля

БИС, поскольку тактовые импульсы этого устройства общие.

Кроме того, после каждого строб-импульса посредством мультиплексора 15 — 1 блока 14 коммутации осуществляется перекоммутация эталонной информации, а посредством мультиплексора 15-2 — перекоммутация сигналов маскирования (подключение эталонной информации и сигналов маскирования следующего периода).

Формула изобретения

Устройство для функционального контроля больших интегральных схем, содержащее контактный блок, блок аналоговых компараторов, пять D-триггеров, блок задержки, блок коммутации, логический коммутатор, блок. синхронизации, блок тестовых последовательностей, формирователь импульсов, вычислительный блок и выходную клемму, причем вход контактного блока соединен с выходом формирователя импульсов, а выход — с входом блока аналоговых компараторов, первый и второй входы формирователя импульсов раздельно соединены с соответствующими первым и вторым выходами блока тестовых последовательностей, третий и четвертый выходы которого раздельно соединены с информационными входами первого и второго Dтриггеров, стробирующие входы которых соединены между собой, выходы первого, второго и третьего D-триггеров соединены с соответствующими первым, вторым и третьим входами блока коммутации. первый выход которого соединен с первым входом логического коммутатора, соединенного выходом с информационным входом четвертого 0-триггера, соединенного выходом с выходной клеммой устройства, выходы вы20

25 выход — с вхрдом первого счетного триггера и стробирующим входом четвертого

30 D-триггера, выход дополнительного блока

50

15 числительного блока соединены с соответствующими первыми входами блока тестовых последовательностей и блока синхронизации, первый выход которого со- . единен с входом блока задержки, а вгорой и третий выходы — с соответствующими вторым и третьим входами блока тестовых последовательностей, стробирующие входы третьего и пятого 0-триггеров соединены между собой, от л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены два D- риггера, два счетных триггера, дополнительный блок задержки, инвертор, блок памяти и коммутатор выходной информации, при этом выход пятого 0-триггера соединен с соответствующим четвертым входом блока коммутации, пятый вход которого соединен с выходом первого счетного триггера и входом дополнительного блока задержки, а второй выход — с соответствующим вторым входом логического коммутатора, третий.и четвертый входы которого соединены с первым и вторым выходами блока аналоговых компараторов соответственно, первый выход блока синхронизации соедичен с входом второго счетного триггера, а четвертый задержки непосредственно соединен со стробирующим входом шестого D-триггера, а через инвертор — со стробирующим входом седьмого D-триггера, информационные входы шестого и седьмого 0-триггеров соединены с выходной клеммой устройства, а выходы соответственно соединены с первым и вторым входами коммутатора выходной информации, третий вход которого соединен с первым выходом второго счетного триггера и стробирующими входами первого и второго D-триггеров, выход коммутатора выходной информации соединен с первым входом блока памяти, второй вход которого соединен с выходом первого блока задержки, а выход — с входом вычислительного блока, информационные входы первого и третьего D-триггеров соединены между собой, информационные входы второго и пятого D-триггеров соединены между собой, а стробирующие входы третьего и пятого D-триггеров соединены с вторым выходом второго счетного триггера.

1809398

Фиг.1

С ЬЬ!х Од0 усилител

D- rnurrepu 6 (86/Ход гсилител сй иивьвипяексоРо )5-1 к триггерою З ,г триггеоои Ф Х

Риг. д

or &ма

Ю еактро. ммоиии

6 оьиооо

Ышмг мьного Свою;р М

Ф мцльтиллексора 15-Х

Ю Ю

80 !

rr Фомчиадаrenso f9 имлыльс оо

1809398

Р

tl г д

Л

Составитель Л, Пушкина

Техред М.Моргентал

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

Редактор В, Трубченко Корректор И Шмакова

Заказ 1284 Тираж Подписное

ВНИИХИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5