Перестраиваемое логическое устройство
Изобретение относится к вычислительной технике и микроэлектронике, предназначенодля построения1 многофункциональных устройств обработки информации. Целью изобретения является повышение надежности за счет поочередного программирования функций преобразователей низших уровней и множества их допустимых связей. Поставленная цель достигается тем. что в устройство, содержащее коммутационный блок, группу перестраиваемых логических блоков, введены первый, второй блоки управления и ряд новых связей , что в своей совокупности обуславливает получение положительного эффекта. 2 з.п.ф-лы, 6 ил. ел с
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ
00 (Л
0с
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
1 (21) 4883602/24 (22) 16,11.90 (46) 15,05.93. Бюл. N 18 (71) Институт кибернетики им. В.M.Ãëóøêîва (72) А.В.Палагин, Е.Л.Денисенко и В.Н.Лещенко (56) Каляев А.В.Однородные коммутационные регистровые структуры.—
М.: Сов. радио,1978.
Мищенко В.А. и др.Логическое проектирование БИС .-М.:Радио и связь, 1984, с.152, рис.61. (54) ПЕРЕСТРАИВАЕМОЕ ЛОГИЧЕСКОЕ
УСТРОЙСТВО
Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано при построении многофункциональных устройств обработки информации.
Целью изобретения является повышение надежности устройства за счет поочередного программирования функций преобразователей низших уровней и множества их допустимых связей.
На фиг. 1 изображена структурная схема устройства; на фиг.2 — пример реализации коммутационного блока; на фиг.3— перестраиваемого логического блока; на фиг.4 — первого блока управления; на фиг.5 — второго блока управления: на фиг.6 — временные диаграммы работы устройства.
Устройство (см.фиг.1) содержит коммутационный блок 1. группу перестраиваемых логических блоков 2.1...2,М, первый блок 3 управления, второй блок 4 управления, вход
5 настроечной информации устройства, вход 6 разрешения записи в устройство на, Ы2, 1815647 А1 (57) Изобретение относится к вычислительной технике и микроэлектронике, предназначено для построения многофункциональных устройств обработки информации. Целью изобретения является повышение надежности за счет поочередного программирования функций преобразователей низших уровней и множества их допустимых связей. Поставленная цель достигается тем. что в устройство, содержащее коммутационный блок, группу перестраиваемых логических блоков. введены первый, второй блоки управления и ряд новых связей, что в своей совокупности обуславливает получение положительного эффекта. 2 э.п,ф-лы, 6 ил. строечной информации, входные и выходные контакты 7. вход 8 разрешения настройки устройства, входные и выходные контакты 9 устройства.
Коммутационный блок (см.фиг.2) содержит N блоков 1.1. 1.N коммутации, содержащих адресный селектор 10, элемент И 11, регистр 12, дешифратор 13, группу двунаправленных ключей 14.1...14.P.
Перестраиваемый логический блок
2.1...2.М (см.фиг.3) содержит адресный селектор 15, элемент И 16, регистр 17, дешифратор 18. узел 19 программируемой логики.
Блок 3 управления (см.фиг.4) содержит генератор 20, импульсов, счетный триггер
21, первый элемент И 22, счетчик 23 импульсов, оперативное запоминающее устройство (ОЗУ) 24, второй элемент И 25, элемент задержки 26.
Блок 4 управления. (см.фиг.5) содержит счетчик 27 импульсов, ОЗУ 28, первый элемент И 29, второй элемент И 30, элемент 31 задержки, 1815647
На фиг.б изображены сигналы: фиг.ба— на выходе генератора 20; фиг.бб — на прямом выходе триггера 21; фиг.бв — на выходе элемента И 22; фиг,бг — на инверсном выходе триггера 21.
Изображены также линии (шины) 32...41 связей устройства.
Шины 32, 33 соединяют информационные входы, выходы блоков 2,1...2.M с контактами 7 коммутационного блока 1, шина
34 соединяет вход 5 устройства с первыми входами блоков 3, 4, линия 35 соединяет вход 6 устройства с вторыми входами блоков 3, 4, линии 36 и 37 соединяют, соответственно, 1, 3 и 2,4 входы блоков управления, линии 38 и 40 подключены к входам записи, соответственно, М блоков 2.1...2,М и коммутационного блока, шины 39, 40 подключены к входам настроечной информации, соответственно, М блоков 2,1...2.М и коммутационного блока.
Коммутационный блок 1 предназначен для организации связей между входными 33 и выходными 32 шинами блоков 2.1...2.М, а также приема и выдачи входных и выходных сигналов синтезированного устройства.
Перестраиваемые логические блоки
2.1...2.М предназначены для реализации логических функций выбранного логического базиса например, нулевого — элементы И, ИЛИ, НЕ.
Блоки 3 и 4 управления предназначены для запоминания и выдачи кодов настроечной информации, соответственно, блоков
2.1...2.М и коммутационного блока 1.
Селекторы 10 и 15 предназначены, соответственна; для селекции блока 1.1...1,N коммутации и M логического блока 2.1...2.М, Двунаправленные ключи 14.1...14.P предназначены для организации связей между логическими блоками 2.1...2.М устройства.
Узел 19 служит для программирования и реализации фиксированного набора логических функций выбранного базиса проектирования. Формируемый дешифраторам
18 код определяет функциональную настройку узла 19, Генератор 20 служит для формирования счетных импульсов, используемых для формирования адресов данных ОЗУ 24, 28 и сигналов записи кодов Данных в регистры
12, 17 (сигнал "1" на входе 8, разрешает его работу), Счетчики 23, 27 предназначены для формирования адресов записи и чтения данных в ОЗУ 24, 28. Коэффициент пересчета счетчиков равен длине программы настройки блоков 1, 2.
ОЗУ 24 служит для хранения кодов настройки логических блоков 2,1...2.M, ОЗУ 28; двунаправленных ключей 14.1...14.P. Код настройки содержит адресную часть (в соответствии с которой осуществляется выборка блоков 2,1...2.М и ключей 14.1...14.P) и кодовую (она определяет функции блоков
2.1...2.M и связи коммутационной системы
1).
Шина 42 служит для передачи входных и выходных сигналов синтезированного устройства.
Ключи 14,1...14.Pблоков 1,,1.,....1..M соединены па схеме, обеспечивающей полнодоступное соединение контактов коммутационного блока.
В начальный момент времени триггер
21 находится в состоянии "1", адресные селекторы 10, 15, первые входы счетчиков 23—
27 — в состоянии "1", вторые выходы счетчиков 23 — 27 — в состоянии "1", на выхо25 де 6,8 подан уровень "0".
Устройство работает следующим образам.
Существует два режима работы: "запись программы настройки" и
30 "Программирование конфигурации".
Запись программы настройки.
В этом режиме работы производится запись в ОЗУ 24, 28 кодов настройки блоков ), 2.1...2.М. На вход 6 разрешения записи и вход разрешения настройки подаются сигналы уровня "1". а на входе 5 настроечной информации устанавливается первое слово параллельного када настройки блоков
2,1...2.М. Генератор 2 формирует первый счетный импульс (см.фиг;ба), который через элемент lfl 22 (на вторых, третьих входах которого находится уровень "1") поступает на вход счетчика 23. Счетчик 23 формирует
45 адрес ячейки ОЗУ 24, в которую будет записан код настройки, поданный на вход 5. Передний фронт счетного импульса с выхода элемента И 22 через элемент И 25 стробируют поступившую информацию в выбранную
5р ячейку ОЗУ 24. Задний фронт сформированного генератором 20 импульса сбрасывает триггер 21 (см,фиг.бб), сигнал с прямого выхода которого блокирует прохождение через элемент И 22 (см.фиг.бв) следующего
55 счетного импульса, а сигнал "1" с инверсного выхода триггера 21 (см.фиг.бг) разрешает прохождение счетных импульсов через элемент И 29.
На вход 5 настроечной информации подается код настройки связей N блока
1815647
1,1...1.N коммутации коммутационного блока 1. Второй счетный импульс с выхода генератора 20 через элемент И 29 поступает на вход счетчика 27. Счетчик 27 формирует первый адрес ячейки памяти ОЗУ 28. а передний фронт счетного импульса генератора 20 через элементы И 29,30 стробирует поступившую информацию в выбранную ячейку ОЗУ 28.
Следующий формируемый генератором
20 импульс устанавливает триггер 21 в "1" и повторяются описанные выше процессы формирования адреса ячейки ОЗУ и записи кода настройки блоков 2.1...2.M в ОЗУ 24.
После записи в ОЗУ 24 и 28 последнего информационного слова на втором выходе счетчиков 23 и 27 появляются сигналы уровня "0", блокирующие похождение счетных импульсов через элементы И 22 и запрещающие формирование следующих адресов ячеек ОЗУ 24, 28. На этом запись программы настройки в ОЗУ 24, 28 оканчивается, с выходов б. 8 снимаются сигналы уровня "1".
Программирование конфигурации.
В этом режиме работы коммутационный блок 1 и перестраиваемые логические блоки 2.1...2.М программируются в соответствии с программой настройки, записанной в ОЗУ 24, 28. Программирование конфигурации синтезируемого устройства завершается после выборки всей записанной в ОЗУ24, 28 программы.
Производится начальная установка триггера 21 и счетчиков 23, 27, Далее. на вход 8 разрешения настройки подается уровень "1", разрешающий рабату генератора
20. Первый сформированный генератором
20 счетный импульс через элемент И 22 (на вторых, третьих выходах которого находится уровень "1") подается на вход счетчика
23, который формирует адрес ячейки памяти, хранящей код настройки M блока
2.1...2.М, В соответствии со сформированным адресом на выходе ОЗУ 24 появляется код настройки М блока 2, который по шине
39 поступает на входы селекторов 15 блоков
2.1...2.М. В соответствии с адресной частью поступившего кода на выходе М селектора
15 устанавливается уровень "1". Одновременно с этим. сформированный генератором 20 импульс. через элемент задержки 26 (на втором входе которого находится разрешающий уровень "0") поступает на входы записи блоков 2.1...2.М. В М блоке 2 он проходит через элемент И 16 (на второй вход которого с выхода селектора 15 подан уровень "1") и стробирует в соответствующий регистр 17 код настройки узла 19. На
1, Перестраиваемое логическое устройство содержащее коммутационный блок, группу перестраиваемых логических блоков, выходы и входы данных которых соединены с соответствующими входами и выходами коммутационного блока, о т л ич a e щ е е с я тем, что, с целью повышения надежности устройства, в него введены выходе дешифратора 18 устанавливается код, определяющий функции M узла 19 программируемой логики. Задний фронт сформированного генератора 20 импульсов
5 сбрасывает триггер 21, сигнал с прямого выхода которого блокирует прохождение следующего счетного импульса через элемент И 22, а сигнал "1" с инверсного выхода триггера 21 разрешает прохождение счетных импульсов через элемент И 29.
Генератор 20 формирует второй счетный импульс, который через элемент И 29 поступает на вход счетчика 27, На выходе счетчика 27 устанавливается первый адрес ячейки памяти. хранящей код настройки связей M блока 2.1, который по шине 41 поступает на вход коммутационной системы
1. В соответствии с адресной частью поступившего кода на выходе соответствующего
М селектора 10 устанавливается уровень
"1". Одновременно с этим, сформированный генератором 20 импульс проходит через элемент задержки 32 (на втором входе которого находится разрешающий уровень
"1") и по линии 40 поступает на вход записи коммутационного блока 1. В М блоке 1 коммутации сигнал записи проходит через элемент И 11 (на второй выход которого с
30 выхода селектора 10 подан уровень "1"). стробирует в M регистр 12, выбранный из
ОЗУ 28 код настройки, а дешифратор i3 формируетсоответствующий поступившему коду код настройки ключей 14.1...14.P.
35 Далее повторяются вышеописанные процедуры поочередного программирования функций логических блоков 2.1...2.М и блоков коммутации 1.1...1,N. позволяющие сформировать элементный базис синтезируемого устройства и образовать необходимые связи между его логическими элементами. В ходе программирования связей с помощью ключей 14.1...14.Р производится подключение входных и выходных контактов 9 устройства к необходимым входам и выходам синтезируемой схемы. На этом синтез цифрового устройства окончен и оно готово к работе, 50
Формула изобретения
1815647 первый, второй блоки управления, первые, вторые входы которых являются соответственно, входами настроечной информации, разрешения записи устройства, первый, второй тактовые выходы первого блока управления соединены. соответственно, с третьими и четвертым входами второго блока управления, выходы записи, настроечной информации первого и второго блоков управления соединены соответственно с одноименными входами перестраиваемых логических блоков группы и коммутационного блока, причем, третий вход первого блока управления является входом разрешения настройки устройства, а входные и выходные контакты перестраиваемой интегральной схемы подключены к соответствующим контактам коммутационного блока, группа входов-выходов которого является группой входов-выходов данных устройства.
2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что, первый блок управления содержит генератор импульсов, выход которого соединен с синхровходом счетного триггера и первым входом первого элемента И, выход которого соединен с синхровходом счетчика импульсов, оперативного запоминающее устройство, второй элемент И, элемент задержки, причем, первый выход счетчика импульсов подключен к второму входу первого элемента И, выход которого соединен с первыми входами элемента задержки и второго элемента И, вторые входы которых объединены и соединены с вторым входом блока, выход второго элемента И подключен к входу записи оперативного запоминающего устройства, информационный вход которого является первым входом блока, а выход генератора импульсов, инверсный выход счетного выхода триггера и выходы элемента задержки и оперативного запоминающего устройства являются, соответственно первым, вторым тактовыми выходами и выходами записи, настроечной информации блока, вход генератора импульсов является треть1О им входом блока, прямой выход счетного триггера соединен с третьим входом первого элемента И. второй выход счетчика им. пульсов соединен с адресным входом оперативного запоминающего устройства.
3. Устройство по п.1, о т л и ч а ю щ е ес я тем, что второй блок управления содержит счетчик импульсов, первый выход которого соединен с адресным входом
2О оперативного запоминающего устройства, и первый, второй элементы И, элемент задержки, причем, второй выход счетчика импульсов, соединен с первым входом первого элемента И. выход которого связан со счет25 ным входом счетчика импульсов, первыми входами элемента задержки и второго элемента И, выход которого соединен с входом записи оперативного запоминающего устройства. информационный вход которого, 30 объединенные вторые входы элемента задержки и второго элемента И, а также второй, третий входы первого элемента И соединены с первого по четвертый входами блока, выходы оперативного запоминающе35 го устройства и элемента задержки являются, соответственно, выходами настроечной информации и записи блока.
1815647
1815647
1815647
Составитель
Техред M.Moðlåíòàë
К РРе Р Т.Вашкович
Редактор
Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина., 101
Заказ 1636 Тираж Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035, Москва, Ж-35, Раушская наб., 4/5
