Устройство для передачи и приема информации по двупроводной линии связи

 

союз соВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУВЛИК

К ПАТЕНТУ! вЬ ((@

IQ.

4 !

C) Ю !

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГоспАтент сссР) (21) 4856173/24 (22) 01.08.90 (46) 23.08.93. Бюл, ¹ 31 (71) Головное конструкторское бюро Научнопроизводственного объединения "Энергия" (72) С.В.Балакин и В.П,Зонтиков (73) Головное конструкторское бюро Научнопроизводственного объединения "Энергия" (56) Авторское свидетельство СССР

¹ 1767511, кл. 6 08 С 19/02, 1989, (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА ИНФОР ЛАЦИИ ПО ДВУПРОВРДНОЙ

ЛИНИИ СВЯЗИ (57) Устройство для передачи и приема информации по двухпроводной линии связи относится к информационно-измерительной технике и может служить основой при построении систем сбора информации о работающих электрапотребителях, рассредоточенных по силовой сети постоянного напряжения, в коTopblx общие проводники питания используются в качестве канала информационной связи. Цель — повышение достоверности передачи и приема информации путем обеспечения фазовой модуляцией ее двоичной последовательностью. Формирование сообщения осуществляется за счет фазовой модуляции синусоиды, у которо изменение фазы на 180 соответствует изменению значимости бита информации. С этой целью в передающую часть в отличие от прототипа

Изобретение относится к информационно-измерительной технике и может служить основой при.построении систем сбора информации о работающих электропотребителях, рассредоточенных по силовой сети

„,ЯЦ„„1836709 АЗ ся)л 6 08 С 19/02 введены генератор синусоидальных колебаний и модулятор сообщения, в котором осуществляется фазовая модуляция синусоиды двоичной последовательностью. В приемкой части устройства входной сигнал, а именно фазомодулированная синусоида, демодулируется. Для реализации демодуляции в приемную часть введены демодулятор сообщения, синхронизатор и формирователь импульсов, выполненный с управляемым коэффициентом деления частоты, Входной сигнал четырежды опрашивается в периодически повторяющийся цикл опроса. Точки опроса устанавливаются посредством частоты опроса, синхронизированной с несущей частотой входного сигнала, В ыборочные значения точек опроса сравниваются друг с другом на фазовые соотношения. При соответствующей синхронизации частоты несущих колебаний входного сигнала с частотой опроса в каждом цикле опроса первое и третье выборочные значения соответствуют нулевым точкам входного сигнала, второе и четвертое выборочные значения — экстремальным точкам опроса входного сигнала.

Из выборочных значений и результатов их сравнения на фазовые соотношения формируются двоичная последовательность, сигналы для синхронизации частоты опроса с частотой несущих колебаний синусоиды и последовательность битов качества демодуляции. 3 з,п, ф-лы, 6 ил. постоянного напряжения, в которых общие проводники питания используются в качестве канала информационной связи, Целью изобретения является повышение достоверности передачи и приема ин1836У09 формации за счет обеспечения фазовой модуляцией ее двоичной последовательность

На фиг,1 представлена структурная схема устройства передачи и приема информации по двухпроводной линии связи; на фиг,2

-- электрическая принципиальная схема модулятора сообщения устройства согласно фиг,1; на фиг,3 —. электрическая принципиальная схема демодулятора сообщения устройства согласно фиг.1; на фиг.4— электрическая принципиальная схема синхронизатора устройства согласно фиг.1; на фиг.5 — структурная схема формирователя импульсов устройства согласно фиг.1; на фиг.6 — временные диаграммы функционирования устройства согласно фиг,1, где а = диаграмма двоичной последовательности, поступающей на первый вход модулятора общения согласно фиг.2; 20 б — диаграмма фазомодулированного . сигнала, формируемого модулятором сооб- . щения согласно фиг.2; в — диаграмма последовательности прямоугольных импульсов, поступающих с пер- 25 вого выхода формирователя импульсов согласно фиг.5; г — диаграмма импульсной последовательности, поступающей со второго выхода формирователя импульсов согласно фиг.5; д — диаграмма импульсов на выходе инвертора 24 демодулятора сообщения согласно фиг.3; е — диаграмма импульсов нэ Q-выходе триггера 26 демодулятора сообщения со- 35 гласно фиг.З; ж — диаграмма импульсов íà Q-выходе триггера 27 демодулятора сообщения согласно фиг.3; з — диаграмма импульсов на выходе ИС- 40

КЛЮЧАЮЩЕЕ ИЛИ 30 демодулятора сооб-, щения согласно фиг,3; и — диаграмма импульсов на Q-выходе триггера 31 демодулятора сообщения согласно фиг,З; 45 к — диаграмма последовательного двоичного кода на Q-выходе триггера 32 демодулятора сообщения согласно фиг.Ç; л.— диаграмма импульсов на выходе ИСКЛ ЮЧ АЮ ЩЕ Е ИЛ И 31 демодулятора сооб- 50 щения согласно фиг.З; м — диаграмма импульсов "качества" нэ

О-выходе триггера 35 демодулятора сообщения согласно фиг.Э; н — диаграмма импульсов, поступающих на вход 2 синхронизатора согласно фиг.4; . о — диаграмма импульсов на выходе инвертора 35 синхронизатора согласно фиг.4; и — диаграмма импульсов, поступающей нэ вход 1 синхронизатора согласно фиг.4.

Представленную на фиг.1 структурную схему устройства обеспечивают два общих проводника 1, 2 питания, передающая и приемная части.

Передающую часть составляют последовательно включенные источник 3 информации, преобразователь параллельного 4 кода в последовательный, генератор 5 синусоидальных колебаний, модулятор 6 сообщения, делитель 7 напряжения, передатчик

8, которые включены в качестве нагрузки генератора 9 тока и параллельно стабилизатору 10 напряжения. Приемную часть составляют последовательно включенные преобразователь 11 сигналов постоянного тока в напряженине и источник 12 питания, включенные между проводниками 1, 2, а также последовательно включенные согласующий 13 фильтр, усилитель 14 напряженияя, демодулятор t 5 сообщения, синхронизатор 16, формирователь 12 им пульсов, преобразователь 18 последовательного кода в параллельный, которые включены в качестве нагрузки генератора 19 тока и параллельно стабилизатору. 20 напряжения. Причем демодулятор 15 сообщения выходами соединен с соответствующими входами синхронизатора 16, который двумя выходами 1 vi

2 соединен с соответствующими входами формирователя 17 импульсов, который выходами 1, 2, 3 соединен с входами 2, 3 демодулятора 15 сообщения, с входами 3, 4, 5 синхронизатора 16 и с входом 2 преобразователя 18 последовательного кода в параллельный, Модулятор 6 сообщения, представленный на фиг.2, содержит инверторы 21, 22 и

23, которые соединены со средними точками резисторов R1, 82, Н6 и базой транзистора VT1 и резисторами RÇ, R4, R7, базой транзистора VT2, и резистор R5, который соединен с коллекторами транзисторов

VT1, VT2, являющимися выходом 1 модулятора 6 сообщения, причем объединенные входы инверторов 21, 22, являются входом

1, а выводы резисторов R6, R7 — входами 2, 3 соответственно модулятора сообщения.

Демодулятор 15 сообщения, представленный на фиг,З, содержит инвертор 24, триггера 25, последовательно включенные триггеры 26, 27, выходы которых подключены к ИСКЛЮЧАЮЩЕЕ - ИЛИ 28, 29, 30, последний из которых подключен к последовательно соединенным триггерам 31, 32, а также последовательно соединенные ИСКЛЮЧАЮЩЕЕ ИЛИ ЗЗ и триггер 34, причем обьединенные Π— входы триггеров 25, 26 являются входом 1„обьединенные С-входы триггеров 25, 31 и 34 — входом 2, первый вход ИСКЛЮЧАЮЩЕЕ ИЛИ 30, обьединен1836709

40

50 ный с С-входом триггера 32, входом 3 демодулятора 15 сообщения, а выходы ИСКЛЮЧАЮЩЕЕ ИЛИ 28, 29 являются соответственно выходами 1, 2. 0-выходы триггеров 32, 34 — соответственно выходами 3, 4 демодулятора сообщения.

Синхронизатор 16, представленный на фиг.4, содержит инвертор 35, параллельно включенные реверсивные счетчики 36, 37, выходы которых подключены к входам ИСКЛЮЧАЮЩЕЕ ИЛИ 38 и последовательно включенным триггерам 39, 40, причем счетный вход реверсивного счетчика 36 является входом 1, РЕ-вход реверсивного счетчика

36 и вход инвертора 35 обьединены и являются входом 2, обьединенные С-входы реверсивных счетчиков Зб, 37 — входом 3, счетный вход реверсивного счетчика 37 входом 4 и С-вход триггрера 40. входом 5 синхронизатора 16, а выходы ИСКЛЮЧАЮЩЕЕ

ИЛИ 38, и триггера 40 являются соответственно выходами 1 и 2 синхронизатора 16:.

Формирователь t 2 импульсов содержит последовательно вклокоченные генератор 41 прямоугольных импульсов, делитель 42 частоты с управляемым переменным коэффициентом деления частоты, делители 43, 44 частоты с коэффициентом деления на 2, причем входы делителя 42 частоты являютсч входами 1 и 2 формирователя 17 импульсов, а выходы делителей 44, 43, 42 частотты являются соответственно выходами 1, 2 и 3 формирователя 17 импульсов.

Изобретение иллюстрируется следующим примером. Источник 12 питания через привода 1, 2 линии связи запитывает передающую и приемную части устройства. Источник 3 информации, в качестве которого мо>кно рассмотреть управляющий контролер, подает информацию в виде параллельного кода на вход преобразователя 4 параллельного кода в последовательный, Последний преобразует параллельный код в последовательный и по первому выходу выдает последовательность синхроимпульсов, синхронизированным па фазе в последовательным кодом, выдаваемым по второму выходу. Последовательный код, в конкретном случае код 10110010, временная диаграмма а согласно фиг.б, поступает на вход 1 модулятора 6 сообщения, представленого на фиг.2. Последовательность синхроимпульсов поступает на вход генератора 5 синусаидальных колебаний, с выходов которого выдаются две синусоиды, сдвинутые по фазе по отношению друг к другу на 180О, с частотой колебания, равной частоте формирования бита последовательного кода и поступающее на входы 2 и 3 модулятора 6 сообщения.

Синхропаследовагельнасгь асущесTвJlA8T жесткую синхра изацию па фазе синусоидальных колебаний генератора 5 с последовательностью када. Электрическая принципиальная схема генератора 5 синусаидальных колебаний не приведена, так как подобные устройства широко известны.

Модулятор 6 сообщения осуществляет фазавую модуляци а сину аид, поступающих на входы 2 и 3, последавательнастыа кода, поступающей нз вход 1, и с е!-. õîäà выдает фазамадулированный сигнал в соответствии с диаграммой "б" фиг.б, причем через злементь», инверторы 22, 23, резисторы R1, R2, Вб. F5; транзистор VT1 осуществляется модуляция логической единицы последовательна кода, через элементы, инвертор 21, резисторы ЯЗ, R4, R7, R5, транзистор VT2— модуляция логическага нуля, Резисторы R1, R2 и 83, R4 формируют смещение на транзистарах VT1, VT2 саатветстьенна для перевода их в активную область, резистор R5 является каллектарнай нагрузкой для транзисторов VT1, VT2 и резисторы Вб, В7 ограничиваютт iа к для 8xoдн ых сигна/lов, поступающих нз входы 1 и 2, Фззомадулированный сигнал поступает через делитель

7 напряжения на вход передатчика 8, который осуществляет преобразование фззамадулиравзннага напряжения в сигналы постоянного тока, Сигналы постоянного тока передаются па общим проводникам питания 1, 2 и нэ преобразавателе11 сигналов пастояннага тока преобразуется обратно в напряжение. В качестве преобразователя

11 может быть использовано низкоамное сопротивление, Функциональные блоки, образующие передающую часть, включены в качестве нагрузки генератора 9 — îêà. В качестве стабилизатора напряжения мажет быть использован стабилитрон.

Переменная составляющая напряжения питания в виде фазамодулираванного сигнала через сагласу ащий 13 фильтр, в качастое котарага мажет быть использована разделительная емкость, поступает на вход усилителя 14 напряжения. В последнем сигнал усиливается да соответствующего уровня и поступает на вход 1 демодулятора 15 сообщения, выполненного в виде фазового демодулятора входного сигнала и и редставленного на фиг.3. Схема фазового демодулятора работает в совокупности с синхронизатором 16 и формирователем 17 импульсов, представленными на фиг.4 и 5 сооттветственна. Демодуляция входного сигнала осуществляется следующим образом.

Фазамодулираванный сигнал, поедставленный на диаграмме "б" фиг,б четырежды опрашивается в периоидчески повторяющийся

1836709

10

20

30

55 цикл опроса, Точки опроса каждого цикла опроса устанавливаются посредством последовтательности прямоугольных импульсов синхронизированной с входным сигналом таким образом, что выборочные значения, а именно, опрашиваемые текущие значения входного сигнала, для каждой четверти периода несущей частоты входного сигнала по отношению друг к другу контролируются на фазовые отношения. При соответствующей синхрониации частоты несущих колебаний входного сигнала с частотой опроса в каждом цикле опроса первое и третье выборочное значение соответствуют нулевым точкам входного сигнала, второе и четвертое выборочное значение сооттветствуют экстремальным точкам входного сигнала, Следующие четные выборочные значения всех циклов опроса друг с другом сравниваются. При несравнении промежуточных нечетных выборочных значений с последующими или предыдущими четными значениями результат сравнения проверяется на паритет. Все результаты сравнения согласно их знаку соответственно суммируются и из их суммы формируется синхронизирующий сигнал для последовательности прямоугольных импульсов, При сравнении— проверяется оба ли выборочных значения принадлежат к одинаковому циклу опроса или последующему циклу опроса. В последнем случае импульсы последовательностй прямоугольных импульсов расположены правильно, 8 первом случае фазовые соотношения импульсов последовательности и входного сигнала соответствуют 180, Частотность резузультатов контроля, подтверждающих принадлежность сравниваемых четных выборочных значений к одинаковым циклам опроса, при достижении ее заданного значения, осуществляется сдвиг последовательности прямоугольных импульсов по отношению к входному сигналу на 180 . После чего последовательность прямоугольных импульсов синхронизированная с входным сигналом из четных выборочных значений обратно формирует последовательный двоичный код.

Для оценки правильности формирования последовательности двоичного кода из фазомодулированного входного сигнала, параллельно формируется бит качества.

Демодулятор 15 сообщения, синхронизатор 16 и формирователь 17 импульсов в данном примере конкретной реализации выполнен на микросхемах серии 564, применяемой для изготовления бортовых средств управления электроавтоматикой двигательных установок.

Для реализации вышеописанной демодуляции входного сигнала формирователь

17 импульсов, представленный на фиг,5, по первому выходу формирует последовательность прямоугольных импульсов, представленную на диаграмме "в" фиг,6, по второму выходу формирует удвоенную и жестко синхронизированную по фазе импульсную последовательность, представленную на диаграмме. "r" фиг.6, по третьему выходу формирует учетверенную по частоте импульсную последовательность, На первый и второй входы делителя 42 частоты с переменным коэффициентом деления поступает комбинация из двух битов. причем в следующем соответствии: комбинация 00 или 10 для коэффициента деления на 12; комбинация 11 для коэффициента деления на 11; комбинация 01 для коэффициента деления на 13. Основным коэффициентов деления частоты является коэффициент 12. Коэффициенты 11 и 13 включаются при синхронизации для сдвига последовательности прямоугольных импульсов вправо или влево соответст вен но, 3 начи мост ь коэффициентов деления частоты делителя 42 обуславливает быстродействие синхронизации последовательности прямоугольных импульсов с входным сигналом, которое также определяется конструктивным исполнением синхронизатора 16, Схема демодулятора 15 сообщения содержит одноразрядный регистр, выполненный в виде триггера 25, и двухраэрядный регистр, выполненный в виде двух последовательно включенных триггеров 26, 27. На

0-входы триггеров 25, 26 от входа 1 демодулятора 15 сообщения подается фазомодулированный входной сигнал, представленный на диаграмме б фиг.6, а через вход 2 на тактирующие С-входы триггеров 25, 31. 34 подается импульсная последовательность с удвоенной частотой, представленной на диаграмме г фиг.б. а через инвертор 24 — на

С-входы триггеров 26, 27 инертированная импульсная последовательность, представленная на диаграмме д фиг.6. Через вход 3 подается последовательность прямоугольных импульсов, представленной на диаграмме в фиг,б, на С-вход триггера 32. B триггере 25 осуществляется запись нечетных выборочных значений входного сигнала, с каждым импульсом инвертируемой импульсной последовательности (диаграмма д). 8 триггеры 26, 27 записываются четные выборочные значения входного сигнала с каждым импульсом последовательности согласно диаграмме r фиг.б, причем четные

1836709 выборочные значения с Q-выхода триггера

26 с последующим импульсом последовательности записывается в триггер 27. На диаграммах е и ж представлены состояния триггеров 26, 27соатветственно, все выборочные значения, записываемые в триггеры

25, 26, 27 для каждой четверти периода onроса друг с другом сравниваются для определения фазовых соотношений. При правильном или на 180 сдвинутом фазовом положении входного сигнала и последовательности прямоугольных импульсов в триггер 25 записываются нулевые положения входного сигнала, а триггеры 26, 27 записываются экстремальные значения входного сигнала. При правильном фазовом соотношении входного сигнала и последовательности прямоугольных импульсов согласно диаграмме в фиг.б четные выборочные значения, поступающие с Q-выхода триггера

26, и последовательность прямоугольных импульсов сравниваются в компараторе, в качестве которого использован ИСКЛЮЧА10ЩЕЕ ИЛИ 30, на полярность. Результат сравнения, в данном случае соответствующий диаграмме з фиг.б, поступает на D-вход триггера 31, в который для каждой половины периода сравнения записывается результат сравнения, представленный на диаграмме и фиг.б. Далее результат сравнения поступает на 0-вход триггера 32, в котором с каждым импульсом, поступающим на его С-вход, обратно формируется каждый бит последовательности кода, приведенной на диаграмме к фиг.б.

Кроме того демодулятор 15 сообщения параллельно обратному формированию последовательности кода формирует еще бит качества, Этот бит характеризует собственной значимостью 0 или 1 неправильность или правильность соответственно вновь сформированного бита последовательности кода. Для этого оба сравниваемых значения для каждого периода последовательности прямоугольных импульсов друг с другом сравниваются в компараторе, в качестве которого применен ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и результат сравнения, предствленный на диаграмме л фиг,б записывается в триггер

34. С Q-выхода триггера 34 поступает последовательность "качества" формирования последовательности кода. представленная на диаграмме м фиг.6.

При неправильном фазовом соотношении входного сигнала и последовательности прямоугольных импульсов, а именно при фазовом сдвиге на 180, последовательность кода, сформированная триггером 32 будет инверсна по отношению к последовательности кода на передающей стороне. Но

55 об этом факте укажег паслодавзтеr ьнасть битов качества, которая будет иметь значимость логического нуля.

На структурной схеме ус грайствз. представленной на фиг.1, выход 4 демодулятора

15 сообщения функционально с другими блоками не связан. Но при дальнейшей обработке полученной из фазомодулированного сигнала информации выход битов качества преобразования использовать необходимо (на фиг,1 не показано, кзк ега испол ьзовать).

Схема синхронизаторз 16, представленного на фиг.4, работает следующи образом, В ИСКЛ ЮЧАЮЩЕЕ ИЛИ 28 демодулятора 15 -ообщения сравниваются друг с другом нечетные и четные выборочные значения, в ИСКЛЮЧАЮЩЕЕ ИЛИ 29 сравниваются четные выборочные значения, причем выходы ИСКЛ10ЧАЮЩЕЕ ИЛИ

28, 29 являются выходами 1, 2 соответственно демодулятора 15 сообщения, которые соединены с соответствующими входами синхронизатора 16. Если четные выборочные значения не равны, то на вход 2 синхронизатора 16 подается сигнал логической 1, которая поступает на вход разрешения установки счетчика 36 (см. диаграмму на . фиг.б), При этом счетчик 36 с каждым импульсом, подаваемым на вход, увеличивает или уменьшает его сумму в зависимости от сигнала, подаваемого на вход направления счета счетчика через вход 1 синхронизатора, На вход 1 синхронизатора поступает от демодулятора 15 сообщения результаты сравнения промежуточных нечетных выборочных занчений и последующих четных выборочных значений, представленных на диаграмме и фиг.б. Если обз выборочных значения одинаковы, то на вход 1 подается сигнал логического нуля и счетчик 36 считает в обратном направлении. При неравенстве сравниваемых значений на вход 1 поступает логическая t и счетчик считает в прямом направлении, Кзк только счетчик 36 достигнет границы своей счетной области, на его втором выходном разряде появляется импульс, который подается на С-вход триггера 39, Последний переключается в единичное состояние и передает логическую 1 на Р-вход триггера 40, который посредством частоты, подаваемой через вход 5 на его

С-вход, переключается в единичное состояние, продолжительностью на период тзктируемой триггер 40 частоты, Выход старшего разряда счетчика 36 (логический 0 или лагическая 1), формируемый через ИСКЛ)ОЧАЮЩЕЕ ИЛИ 38, подключается через выход 1 на.саответствующий вход делителя 42 час1836709

5

10 соответствующим входам преобразователя парф, ельного кода в последовательный, ста15 билизатор напряжения, делитель напряжения, выход которого соединен с входом передатчика, выполненного е виде преобразователя напряжения в сигналы постоянного тока, выход передатчика является

25

35

40 тоты формирователя 17 импульсов и соотв.етствует коэффициенту деления частоты

12. При формировании временно ограниченного импульса на О-Выходе триггера 40, сооттветстее IHQ выходе 2 синхронизатора, коэффициент деления частоты делителя 42 формирователя 17 импульсов меняется с 12 на 11 (комбинация битов 11) или на 13 (комбинация битов 01), Частотность появления этих импульсов на 0-выходе триггера 40 определяет частотность изменения коэффициента деления частоты. При каждом появлении логической 1 на выходе 2 триггер

39 обратно переключается в нулевое состояние. Если четные выборочные значения одинаковы, то на вход 2 синхронизатора поступает логический О. который через инеертор 35 формирует логическую единицу (см. диаграмму о фиг,б) на вход разрешения установки второго счетчика 37, который увеличивает соответственно уменьшает свою сумму е зависимости от сигнала, поступающего через вход 4 синхронизатора на вход направления счета счетчика 37. Последовательностью прямоугольных импульсов, подаваемой на вход направления счета

Второго счетчика 37, осуществляется контроль, оба ли равных четных выборочных значения принадлежат к одному циклу опроса или последующему. Равнозначность выборочных четных значений означает изменение значения между следующими друг за другом битами входного сигнала. В первом случае задний фронт импульса последовательности прямоугольных импульсов расположен на половине периода входного сигнала и соответствует рассинхронизации по фазе на 180, В этом случае счетчик 37 с каждым передним фронтом импульсной последовательности, поступающей через вход

3 синхронизатора, будет увеличивать сумму. Это легко проследить по диаграмме в, смещенной на 180 влево или вправо. Во втором случае, когда задний фронт импульса последовательности прямоугольных им- 4 пульсов соответствует концу периода входного сигнала, синхронизация по фазе правильная. Счетчик 37 уменьшает сумму, если рассинхронизация соответствует 180О, то когда-то сформированные на старших 5 разрядах счетчиков 36, 37 сигналы через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ изменят состояние выхода 1 и соответственно коэффициент деления s делителе 42 формирователя 17 импульсов. Если рассинхронизация 5 превышает 90О, то значение выхода 2 изменится, вследствие чего счетчики по вышеописанной логике осуществляют синхронизацию, Таким образом сформированная последоВатегьность кода с выхода 3 демодулятора

16 сообщения поступает на вход преобразователя 18 последовательного кода в параллельный, причем на вход 2 преобразователя

18 поступает синхронизированная последовательность прямоугольных импульсов, которая преобразует последовательный код в параллельный, Ф.ормула изобретения

1. Устройство для передачи и приема информации по двупроводной линии связи, содержащее на передающей стороне источник информации, выходы которого подключены к входом Первой линии связи устройства, первые выводы источника информации, преобразователя параллельного кода в последовательный. стабилизатора напряжения, делителя напряжения и передатчика объединены и являются входом Второй линии связи устройства, вторые выводы источника информации, преобразователя параллельного кода в последовательный, делителя напряжения, стабилизатора напряжения и передатчика объединены и подключены к первому выводу генератора тока, второй вывод которого является входом первой линии связи устройства, на приемной стороне — приемник, выполненный в виде преобразователя сигналов постоянноro тока в напряжение, вход приемника является выходом первой линии связи устройства, источник питания, генератор тока, стабилизатор напряжения, преобразователь последовательного кода в параллельный, усилитель напряжения, первые выводы источника питания, усилителя напряжения, преобразователя последовательного кода в параллельный и стабилизатора напряжения объединены

И ЯВЛЯЮТСЯ. ВЫХОДОМ ВТОРОИ ЛИНИИ СВЯЗИ устройства, вторые выводы усилителя напряжения, преобразователь последовательного кода в . параллельный и стабилизатора напряжения объединены и подключены к первому выводу генератора тока, второй вывод которого является выходом первой линии связи устройства, выходы преобразователя последовательного кода е параллельный являются выходами устройстВВ, второй вывод источника питания подключен к выходу преобразователя сигналов постоянного тока в напряжение, О т л и ч а ющ е е с я тем, что, с целью повышения достоверности передачи и приема информации за счет обеспечения фазовой модуля13

1836709

25

35 цией ее двоичной последовательности, в передащую часть устройства введены генератор синусоидальных колебаний и модулятор сообщения, первый и второй выходы преобразователя параллельного кода в последовательный подключены соответственно к входу генертатора синусаидальных колебаний и первому входу модулятора сообщений, второй и третий входы которого соединены с первым и вторым выходами генератора синусоидальных колебаний сооТветственно, выход модулятора сообщения подключен к входу длителя напряжения, первые выводы генератора синусоидальных колебаний и модулятора сообщений обьединены и являются входом второй линии связи, вторые выводы обьединены и подключены к первому выводу генератора тока, в приемную часть введены демодулятор сооощения, формирователь импульсов, синхронизатор и согласующий фильтр, выход которого соединен с входом усилителя напряжения, вход является выходом первой линии связи, выход усилителя напряжения соединен с первым входом демодулятора сообщения, первый и второй выходы которого соединены с соатветствующлмл входами синхронизатора, первый и второй выходы которого подключены к сооттBBTGTвующим входам формирователя импульсов, первый выход которого соединен с объединенными вторым входом демодулятора сообщения, третьим входом синхронизатора и первым входом преобразователя последовательного кода в параллельный, второй выход формирователя импульсов гчодкл1очен к третьему входу демодулятора сообщений и четвертому входу синхронизатора, пятый вход которого соединен с третьим выходом формирователя импульсов, третий выход 4 демодулятора сообщений подключен к второму входу преобразователя последовательного кода в параллельный, четвертый выход демодулятора сообщений является выходом устройства, первые выводы демо- 4 дулятора сообщений, синхронизатора и формирователя импульсов объединены и являются входом второй линии связи, вторые выводи объединены и подключены к первому выводу генератора тока, 5

2, Устройства по п.1, о т л и ч а ю щ е ес я тем, что модулятор сообщений содержит инверторы, транзисторы и резисторы, объединенные входы первого и второго инверторов являются первым входом модуля- 5 тора сообщений, выход второго инвертора соединен с входом третьего инвертора, выход которого соединен с базой первого транзистора и со средней точкой последовательно включенных первыми выводами перваго и второго резисторов. выход гlf!pBofo инвертора соединен с базой в1араго транзистора и средней точкой последовательно включенных первыми выводами третьего и четвертого резисторов, коллек1оры первого и второго транзисторов подключены к первому выводу пягога резистора и являются выходом модулятора сообщений, вторые выводы первого, третьего и пятого резисторов обьединены и являются первым выводом модулятора сообщений, вторые выводы второго и четвертого резисторов и обьединенные эмиттеры первого и в1орого транзисторов являются вторым выводом модулятора сообщений, первые выводы шестого и седьмого резисторов являются соответственно вторым и третьим входами модулятора сообщений, вторые выводы шестого и седьмого резисторов подключены к выходам таетьего и первого инверторав соОТВВТСТВ8ННО.

3. Устройство по п.1, о т л и ч а ю щ е ес я тем, что дсмодулятор сообщений содержит триггеры, элементы ИСКЛЮЧАЮЩЕЕ или и инвертор, объединенные D-входы первага l1 второго триггеров являются первым входом демодулятора сообщений. объединенные С-входы первого, третьего и четвертого триггеров и вход инвертора являются вторым входам демодулятора сообщений, первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и С-вход пятого триггера являются третьим вхсдом демодулятора сообщений, Q-выход первого триггера соединен с первым входам второго элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход котарога объединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и D-входам шестога триггера и подключен к Q-выходу второго триггера, Q-выход шестого триггера соединен с вторыми входами третьего и первого элементов ИСКЛЮЧА!ОЩЕЕ ИЛИ, выход vffBepTopa подключен к

С-входам второго и шестого триггеров, выход первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ соединен с первым входам четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и 0 Входом третьего триггера. Q-выход которого подключен к D-входу пятого триггера и второму входу четвертого элемента ИСКЛЮЧА-!

ОЩЕЕ ИЛИ, выход KQTopolo соединен с

0-входом четвертого триггера, выходы второго л третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно первым и вторым выходами демодулятора сообщений, Q-выходы пятого и четвертого триггеров являются соответственно третьим и четвертым выходами демодулятора сообщений.

1836109

4, Устройство по п.1, о т л и ч а ю щ е ее я тем, что синхронизатор содержит инвертор, реверсивные счетчики, триггеры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетный вход первого реверсивного счетчика явля- 5 ется первым входом синхронизатора, вход инвертора объединен с ЯЕ-входом реверсивного счетчика и является вторым входом синхронизатора, С-входы первого и второго реверсивных счетчиков являются третьим 10 входом синхронизатора, счетный вход второго реверсивного счетчика — четвертым входом синхронизатора; С-вход первого триггера — пятым входом синхронизатОра, выход инвертора соединен с RE-входом вто- 16 рого реверсивного счетчика, выхОды старших разрядов первого и второго реверсивных счетчиков подключены соответственно к первому и второму входам элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. выход которого является первым выходом синхронизатора, выход второго разряда первого реверсивного счетчика соединен с С-входом второго триггера, Q-выход которого подключен к D-входу первого триггера, D-вход второго триггера является первым выводом синхронизатора, S-вход— вторым выводом синхронизатора, Q-выход первого триггера подключен к R-входу второго триггера и является вторым выходом синхронизатора.

103670 9

1836709

1 2

О

Составитель С. Балакин .

Редактор Т. Иванова Техред M.Ìoðãåíòàë Корректор ММаксимишинец

Заказ 3022 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101