Цифровое устройство селекции движущихся целей
Изобретение относится к области радиолокационной техники и может быть использовано в системах защиты РЛС от пассивных помех, при этом заявленное устройство содержит последовательно включенные фазовый детектор с когерентным гетеродином, аналого-цифровой преобразователь, два блока памяти, вход первого и выход второго из которых подключен к входам сумматора, соединенного выходом с входом схемы вычитания, второй вход которой через сдвиговый регистр подключен к выходу первого блока памяти, при этом к выходу сдвигового регистра подключен цифровой умножитель, второй вход которого соединен с выходом цепи корреляционной обратной связи, состоящей из последовательно включенных цифрового умножителя и интегратора и подключенной своими двумя входами к выходу первого блока памяти и к выходу схемы вычитания. Достигаемым техническим результатом является обеспечение автоматической подстройки частотной характеристики устройства череспериодного вычитания под спектр помехи с допплеровским сдвигом центральной частоты. 4 ил.
Изобретение относится к области радиолокационной техники и может найти применение в системах защиты от пассивных помех радиолокационных станций.
Известны различные способы построения цифровых систем селекции движущихся целей (ЦСДЦ), из которых наиболее распространенными и легко реализуемыми на практике являются многократные цифровые схемы череспериодного вычитания (ЦЧПВ) [1, 2] Обычно эти схемы выполняют на видеочастоте, сначала переводя напряжение промежуточной частоты на входе СДЦ в два квадратурных видеоканала, а затем преобразуя аналоговое напряжение в каждом канале в цифровой код [3]. При этом, чаще всего, обработка в одном квадратурном канале проводится независимо от другого и аппаратура ЦСДЦ состоит из двух идентичных комплектов. Известны схемы ЦСДЦ, в которых обработка радиолокационных сигналов ведется только в одном квадратурном канале [2], что, при известных потерях в обнаружении целей, сокращает объем аппаратуры приемного устройства РЛС почти в 2 раза.
Известно, что схемы ЧПВ эффективно защищают приемный тракт РЛС от пассивных помех лишь с нулевым допплеровским сдвигом частоты, то есть предназначены лишь для компенсации неподвижных “местных предметов” [4]. В случае воздействия на приемник РЛС пассивных помех с отличной от нуля радиальной составляющей скорости движения (например, облака, металлизированные ленты, метеообразования и т.д.) спектр этих помех смещается относительно центральной частоты на допплеровский сдвиг 
g, который может быть скомпенсирован путем смещения частотной характеристики ЧПВ на соответствующую величину. Из схем СДЦ, автоматически настраиваемых на допплеровскую частоту помехи (вообще говоря, неизвестную), широкую известность в радиолокации приобрели корреляционные автокомпенсаторы (АК) [4]. Известны также цифровые модификации корреляционных автокомпенсаторов [3], используемые в ЦСДЦ. При всех своих положительных качествах (высокий динамический диапазон, стабильность элементов, возможность микроминиатюризации и др.), свойственных большинству цифровых вычислительных устройств, цифровой АК обладает существенным недостатком - сложность и громоздкость аппаратуры. Так, для его реализации требуется применение 8-ми высокоскоростных перемножителей и 6-ти двоичных сумматоров с требуемой для заданного подавления разрядностью, не говоря уже об известных сложностях в управлении таким устройством.
Прототипом предложенного устройства является система селекции движущихся целей [2] (фиг.1), в которой входной сигнал с помощью фазового детектора 1, на который в качестве опорного подается напряжение когерентного гетеродина 2, преобразуется в сигнал видеочастоты и подается на аналого-цифровой преобразователь 3. Преобразованный в двоичный код сигнал поступает на первую схему вычитания 4, на другой вход которой из блока памяти 5 подается входной сигнал, принятый в предыдущем периоде следования импульсов. Разностный сигнал с выхода схемы вычитания 4 и разностный сигнал, задержанный на период следования импульсов во втором блоке памяти 6, подается на вторую схему вычитания 7. Описанное устройство ЦСДЦ, взятое за прототип, представляет собой схему двукратного цифрового ЧПВ. Это же устройство (фиг.1) можно представить в другом полностью эквивалентном виде [4] (фиг.2), где 1 - фазовый детектор; 2 -когерентный гетеродин; 3 - аналого-цифровой преобразователь; 4-5 - блоки памяти; 6 - схема суммирования; 7 - схема вычитания; 8 -сдвиговый регистр, осуществляющий умножение на коэффициент 2.
Недостатком устройства двукратного ЦЧПВ (фиг.1 и 2) является отсутствие возможности автоматической настройки ее частотной характеристики на спектр помехи с допплеровским сдвигом центральной частоты для эффективного подавления этой помехи.
Целью изобретения является обеспечение автоматической подстройки частотной характеристики устройства одноквадратурного цифрового череспериодного вычитания под спектр помехи с допплеровским сдвигом центральной частоты. Благодаря способности этой автоматической подстройки, эффективность предлагаемого устройства значительно выше эффективности известной схемы ЦЧПВ (фиг.1 и 2). Поставленная цель достигнута включением цифрового умножителя (ЦУ), один из входов которого соединен с выходом сдвигового регистра, а выход - с входом схемы вычитания, второй вход ЦУ подключен к выходу цепи корреляционной обратной связи, образованной последовательным соединением второго ЦУ и цифрового интегрирующего фильтра. Один из входов второго ЦУ соединен с выходом схемы вычитания, а второй вход - с выходом первого блока памяти.
Изложенная сущность поясняется приведенным чертежом (фиг.3), где введены обозначения:
1 - фазовый детектор; 2 - когерентный гетеродин; 3 - аналого-цифровой преобразователь; 4, 5 - блоки памяти; 6 - цифровой сумматор; 7 - схема цифрового вычитания; 8 - сдвиговый регистр; 9, 10 - цифровые умножители; 11 - цифровой интегрирующий фильтр.
Предложенное устройство образовано последовательным соединением фазового детектора 1, на который в качестве опорного подается напряжение когерентного гетеродина 2, аналого-цифрового преобразователя 3 и двух последовательно включенных блоков памяти 4, 5. Вход первого блока памяти 4 соединен с одним из входов цифрового сумматора 6, второй вход которого подсоединен к выходу второго блока памяти 5; выход сумматора 6 подключен к одному из входов вычитающего устройства 7, второй вход которого через цифровой умножитель 9 и сдвиговый регистр 8 связан с выходом блока памяти 4; второй вход цифрового умножителя 9 подключен к цепи обратной связи, образованной последовательным соединением цифрового умножителя 10 и цифрового интегрирующего фильтра 11; один из входов цифрового умножителя 10 подключен к выходу первого блока памяти, а второй вход к выходу вычитающего устройства 7, являющегося выходом устройства.
Поясним работу предложенного устройства на простейшем примере, когда входной сигнал является синусоидальным с постоянной амплитудой и фазой
где А и 
0 - постоянные амплитуда и фаза колебания,
0 - центральная частота,
д - допплеровское смещение частоты,
Известно [4], что для такого сигнала (1) спектр колебания на выходе фазового детектора представляется двумя дельта-функциями, расположенными симметрично относительно нулевой частоты и смещенными относительно нее на ± д.
Очевидно, что для компенсации такого сигнала необходимо иметь режекторный фильтр с нулями амплитудно-частотной характеристики как раз на этих частотах ± д [4]. Отметим, что обычная однократная система ЧПВ не может скомпенсировать сигнал с допплеровским смещением частоты, во-первых, потому, что она имеет только один нуль амплитудно-частотной характеристики, и, во-вторых, потому, что этот нуль расположен на нулевой частоте, что позволяет в ЧПВ компенсировать помехи лишь с д=0. Для компенсации сигнала с допплеровским смещением частоты необходим фильтр, имеющий, во-первых, не менее двух нулей амплитудно-частотной характеристики и, во-вторых, эти нули должны быть комплексно-сопряженными. Именно такой частотной характеристикой обладает фильтр, изображенный на фиг.4, где 1 и 2 - блоки памяти; 3 - умножитель на коэффициент 
; 4 - трехвходовый сумматор.
где |W(jw)| - модуль передаточной функции фильтра;
T -величина задержки информации в блоке памяти.
Из (2) следует, что путем изменения от -1 до +1 можно перемещать комплексно-сопряженные нули амплитудно-частотной характеристики фильтра (фиг.4) в диапазоне частот от 
до 
и охватить таким образом весь возможный диапазон изменения допплеровских частот. Для этого коэффициент должен выбираться в соответствии с выражением
Нетрудно показать, что такой автоматический выбор параметра достигается при использовании в устройстве (фиг.4) корреляционной обратной связи, примененной в предложенном устройстве (фиг.3) При воздействии на вход устройства (фиг.3) случайного процесса среднее значение управляющего напряжения, подаваемого на вход цифрового умножителя 9 из цепи корреляционной обратной связи, равно
где 
(Т) - значение череспериодного коэффициента корреляции входного процесса;
<> - означает операцию усреднения по ансамблю случайных реализаций.
В этом случае также происходит смещение амплитудно-частотной характеристики устройства на ± д в соответствии с допплеровским смещением спектра случайного процесса.
ЛИТЕРАТУРА:
1. Corbin А.B., Joohey M.P.
"Цифровое устройство обработки радиолокационных сигналов в индикаторе движущихся целей"
Prос.Nat. Aerospace Electron. Conf.
Dayton Ohio, 1973. №4, 279.
2. Evans Norol T.
"Цифровая система селекции движущихся целей" Пат. США №3631488, д.п.28.12.71.
3. В.А.Лихарев "Цифровые методы и устройства в радиолокации". Изд. Советское радио, 1973.
4. "Теоретические основы радиолокации"
под ред. Я.Д.Ширмана. Изд. Советское радио, 1970.
Формула изобретения
Цифровое устройство селекции движущихся целей, содержащее последовательно включенные фазовый детектор с когерентным гетеродином, аналого-цифровой преобразователь, два блока памяти, вход первого и выход второго из которых подключен к входам сумматора, соединенного своим выходом с входом схемы вычитания, которая своим вторым входом через сдвиговый регистр подключена к выходу первого блока памяти, отличающееся тем, что, с целью обеспечения автоматической подстройки частотной характеристики устройства под спектр помехи, к выходу сдвигового регистра подключен цифровой умножитель, вторым своим входом соединенный с выходом цепи корреляционной обратной связи, состоящей из последовательно включенных цифрового умножителя и интегратора и подключенной своими двумя входами к выходу первого блока памяти и к выходу схемы вычитания.
РИСУНКИ
