Устройство фиксации временных положений сигналов с флуктуирующими параметрами

 

Изобретение относится к информационно-измерительной технике и может быть использовано в вычислительной и импульсной технике. Устройство содержит 2 резистивных делителя 1, 10, 1 группу компараторов 2, 1 группу элементов задержки 3, 1 группу элементов 4 4, 1 элемент ИЛИ-НЕ 5, элемент НЕ 6, 1 опорную шину 7, 1 шину входного сигнала 8, 1 выходную шину 9, 2 дополнительных компаратора 11, 12, 2 формирователя импульсов 13, 14, 1 усилитель 15, 1 генератор импульсов 16, 2 триггера 17, 18, 2 дополнительных элемента И 19, 20, 2 счетчика 21, 22, 1 регистр 23, 1 блок памяти 24, 1 дешифратор 25, 1 дополнительный элемент задержки 26, 1 блок сброса 27. 2 з.п. ф-лы, 2 ил.

Изобретение относится к информационно-измерительной технике и может быть использовано в вычислительной и импульсной технике.

Известно устройство по основному изобретению, содержащее входную шину, группу компараторов, резистивный делитель, группу элементов И, элемент ИЛИ-НЕ, группу элементов задержки, инвертор.

Недостатками основного изобретения являются низкая точность фиксации временных положений сигналов при флуктуирующих длительностях фронтов сигналов, а также узкая область применения, так как устройство позволяет работать лишь с сигналами прямоугольной формы.

Целью изобретения является расширение области применения за счет возможности дополнительной обработки сигналов, форма которых отлична от прямоугольной.

Поставленная цель достигается тем, что в устройство по авт. свид. СССР N 1508341 введены блок памяти, два счетчика, регистр, усилитель, дополнительный элемент задержки, два дополнительных компаратора, второй резистивный делитель, два формирователя импульсов, генератор импульсов, два триггера, два дополнительных элемента И, дешифратор и блок формирования сигналов сброса, причем выход дополнительного элемента задержки соединен с первыми входами компараторов группы, вход с входной шиной и через усилитель с первыми входами первого и второго дополнительных компараторов, вторые входы которых соединены с выходами второго резистивного делителя, а выходы соединены соответственно с входами первого и второго формирователей импульсов, выход первого из которых соединен с S-входом первого триггера, с синхровходом регистра и с R-входом второго триггера, S-вход которого соединен с выходом второго формирователя импульсов и входом сброса первого счетчика импульсов, выходы которого соединены с информационными входами регистра, выходы которого соединены со старшей группой адресных входов блока памяти, младшая группа адресных входов которого соединена с выходами второго счетчика импульсов и со входами дешифратора, выходы с установочными входами всех элементов задержки группы, управляющие входы которых соединены с выходами дешифратора, последний выход которого соединен с входом первого триггера и со входом сброса второго счетчика импульсов, счетный вход которого соединен с выходом первого дополнительного элемента И, первый вход которого соединен с прямым выходом первого триггера, второй вход с тактовыми входами всех элементов задержки группы, с выходом генератора импульсов и с первым входом второго дополнительного элемента И, выход которого соединен со счетным входом первого счетчика импульсов, второй вход с прямым выходом второго триггера.

Кроме того, с целью повышения надежности устройства в него введен блок сброса, выход которого соединен с входами сброса всех элементов задержки группы, вход с выходом дополнительного элемента задержки.

Кроме того, элемент задержки содержит формирователь задержки, элемент И, регистр памяти, мультиплексор, регистр памяти, мультиплексор, регистр сдвига, D-вход которого соединен с информационным входом элемента задержки, выходы с информационными входами мультиплексора, выход которого соединен с выходом элемента задержки, адресные входы с выходами регистра памяти, информационные входы которого соединены с установочными входами элемента задержки, синхровход с выходом элемента И, первый вход которого через формирователь задержки соединен с тактовым входом элемента задержки и с С-входом регистра сдвига, R-вход которого соединен с входом сброса элемента задержки, второй вход элемента И соединен с управляющим входом элемента задержки.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 структурная схема элемента задержки группы.

Устройство содержит первый резистивный делитель 1, группу 2 компараторов, группу 3 элементов задержки, группу 4 элементов И, элемент 5 ИЛИ-НЕ, элемент 6 НЕ, опорную 7 шину, шину 8 входного сигнала, выходную шину 9, второй резистивный делитель 10, первый и второй дополнительные компараторы - соответственно 11 и 12, первый и второй формирователи 13 и 14 импульсов, усилитель 15, генератор 16 импульсов, второй и первый триггеры, соответственно, 17 и 18, второй и первый дополнительные элементы И, соответственно, 19 и 20, первый и второй счетчики 21 и 22, регистр 23, блок 24 памяти, дешифратор 25, дополнительный элемент 26 задержки. Устройство может также содержать блок 27 сброса. В устройстве выходы 29 блока 24 соединены с информационными входами блоков 3, выходы 30 соединены с управляющими входами соответствующих блоков 3.

Блок 3 (фиг. 2) содержит регистр сдвига 31, регистр 32 памяти, мультиплексор 33, формирователь 34 задержки и элемент 35 И.

Блок 27 сброса может содержать последовательно соединенные пороговый элемент и формирователь импульсов.

Устройство работает следующим образом.

Принцип работы устройства заключается в предварительной оценке длительности фронта входного сигнала и на основе оценки выборе времен задержки блоками 3. Таким образом осуществляется адаптация устройства и его параметров к флуктуациям фронтов входных сигналов.

В исходном состоянии блоки 17, 18, 21-23 обнулены. При n компараторов группы 2 в каждые n смежных ячеек блока памяти 24 занесены в виде двоичных кодов значения задержки для каждого элемента 3 задержки, для определенной градации уровня входного сигнала. При этом n 2^m, m число младших адресных входов блока памяти 24. Время задержки каждого элемента 3_i определяется из соотношения: T_задi N·T₀, где N код для заданного элемента 3, T₀ период следования импульсов с выхода генератора 16.

Входной импульс поступает на шину 8 и через усилитель 15 на входы компараторов 11 и 12, на которых производится сравнение уровня входного сигнала с эталонными уровнями резистивного делителя 10. По мере увеличения уровня входного сигнала срабатывает сначала блок 12, а затем 11. Высокий уровень сигнала с выхода блока 12 поступает на формирователь 14, импульс с выхода которого устанавливает триггер 17 в единичное состояние; сигналом с выхода триггера 17 открывается элемент И 19 и тактовые импульсы с генератора 16 подсчитываются счетчиком 21, обнуленного сигналом с компаратора 12. Затем, при срабатывании компаратора 11 формируется импульс на выходе формирователя 13, устанавливающий триггер 17 в исходное нулевое состояние. После этого в счетчике 21 записан код, пропорциональный длительности фронта входного импульса. Импульс с формирователя 13 поступает также на синхровход регистра 23, записывая в него содержимое счетчика 21. Этот код определяет группу ячеек памяти блока 24, в которых записаны значения задержки блоков 3 для данной длительности фронта входного сигнала (или его части, на которой принимается решение о длительности фронта). Так реализуется зависимость времен задержек блоков 3 от оценки длительности фронта входного сигнала.

Сигнал с выхода формирователя 13 устанавливает также триггер 18 в единичное состояние; открывается элемент И 20, и сигналы с генератора 16 поступают в счетчик 22. Последовательно проходя состояния от "1" до "n", счетчик 22 задает ячейки памяти блока 24 для соответствующих элементов задержки 3. Одновременно на соответствующем выходе дешифратора 25 формируются управляющие сигналы для записи соответствующего кода задержки в нужный элемент 3. Элемент задержки 3 работает следующим образом: входная информация поступает на D-вход регистра сдвига 31 и записывается в младший разряд с одновременным сдвигом во всех разрядах предыдущих значений по тактовым импульсам на входе 28. При совпадении тактового импульса и управляющего импульса на входе 30 от блока 25, срабатывает элемент И 35 и в регистр памяти 32 записывается код задержки из блока 24. Этот код, определяющий длительность задержки хранится в регистре 32 до следующего импульса на входе 30 и определяет номер разряда сдвига 31, соединенного с выходом мультиплексора 33. Таким образом длительность задержки элемента 3 регулируется дискретно. Элемент 34 (формирователь задержки) предназначен для задержки формирования сигнала на вход записи регистра 32 относительно информационных сигналов.

Таким образом, за n импульсов от генератора 16 во все элементы задержки заносятся коды задержек для данной градации длительности фронта входного сигнала. n + 1-й импульс с генератора 16 вызывает формирование сигнала на n + 1-м выходе дешифратора 25, по которому счетчик 22 и триггер 18 обнуляются, после чего устройство готово к отработке данного входного импульса.

Элемент задержки 26 предназначен для задержки входного сигнала до окончания занесения кодов в элементы задержки 3 группы.

Отработка входного импульса производится следующим образом. Входной сигнал с выхода элемента задержки 26 поступает на входы компараторов группы 2, сравнивающих его с эталонными напряжениями от резистивного делителя 1. По мере увеличения амплитуды сигнала срабатывают компараторы от первого до n-го; логическая "единица", формирующаяся на выходе компаратора 2, "квантуется" элементом задержки 3 в регистре сдвига 31 тактовыми импульсами генератора 16 и задерживается на время, определенное кодом в регистре 32. Время задержки выбирается достаточным (для данной градации фронта сигнала), чтобы старший смежный компаратор срабатывал раньше, чем отключится младший смежный компаратор 2. Срабатывание старшего смежного компаратора логический "нуль" с его инверсного выхода запирает элемент И 4 младшего смежного компаратора, на выходе элемента ИЛИ-НЕ уровень сигнала остается неизменным (в исходном состоянии единичным). Если же старший смежный компаратор не формирует сигнала, (за время задержки младшего смежного компаратора), то на выходе элемента И 4 формируется импульс, формирующий отрицательный импульс на выходе элемента 5 ИЛИ-НЕ. Длительность этого импульса равна длительности превышения данного уровня компарирования (являющегося старшим сработавшим уровнем). Таким образом, обеспечивается "привязка" переднего фронта формируемого устройством выходного импульса к началу вершины входного импульса.

Оценивая длительность фронта входного сигнала и выбирая группу задержек элементов задержки 3 для привязки входного импульса, устройство позволяет адаптивно подстраиваться под форму и параметры входного сигнала, повышая точность привязки выходного импульса к началу вершины входного при произвольной форме входного импульса, что в свою очередь расширяет область применения устройства, допуская его корректную работу не только с прямоугольными импульсами ограниченного диапазона длительностей фронтов, но и с импульсами непрямоугольной формы, где фронты флуктуируют в широких пределах.

Дополнительно включаемый блок 27 сброса позволяет также расширить область применения устройства. Он включает последовательно соединенные пороговый элемент и формирователь импульса. На начальном участке входного импульса блок 27 формирует короткий импульс на выходе своего формирователя и обнуляет все регистры 31, чем реализуется устранение взаимовлияния импульсов при значительных флуктуациях фронтов, например, при поступлении входного импульса с коротким фронтом, когда еще не отработан предыдущий импульс с длинным фронтом, т. е. устранение "наложения" сигналов, формирующих выходные импульсы.

Формула изобретения

1. Устройство фиксации временных положений сигналов с флуктуирующими параметрами, содержащее n компараторов, первые входы которых соединены между собой, вторые входы с выходами первого резистивного делителя, n-1 элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ НЕ, выходы которых соединены с соответствующими входами элемента ИЛИ НЕ, выход которого соединен с выходной шиной, n элементов задержки, выходы которых, кроме первого, соединены с первыми входами соответствующих элементов И, прямые выходы всех компараторов, кроме самого старшего по разряду, соединены с входами элементов задержки, вторые входы элементов И соединены с инверсными выходами более старшего по разряду компаратора, прямой выход самого старшего по разряду компаратора через последовательно соединенные элемент задержки и инвертор соединены с соответствующими входами элемента ИЛИ НЕ, входную шину, отличающееся тем, что, с целью расширения области применения за счет возможности дополнительной обработки сигналов, форма которых отлична от прямоугольной, в него введены блок памяти, два счетчика, регистр, усилитель, дополнительный элемент задержки, два дополнительных компаратора, второй резистивный делитель, два формирователя импульсов, генератор импульсов, два триггера, два дополнительных элемента И, дешифратор и блок формирования сигнала сброса, причем выход дополнительного элемента задержки соединен с первыми входами компараторов группы, вход с входной шиной и через усилитель с первыми входами первого и второго дополнительных компараторов, вторые входы которых соединены с выходами второго резистивного делителя, а выходы соединены соответственно с входами первого и второго формирователей импульсов, выход первого из которых соединен с S-входом первого триггера, с синхровходом регистра и с S-входом второго триггера, R-вход которого соединен с выходом второго формирователя импульсов и входом сброса первого счетчика импульсов, выходы которого соединены с информационными входами регистра, выходы которого соединены со старшей группой адресных входом блока памяти, младшая группа адресных входов которого соединены с выходами второго счетчика импульсов и с входами дешифратора, выходы с установленными входами всех элементов задержки группы, управляющие входы которых соединены с выходами дешифратора, последний выход которого соединен с R-входом первого триггера и с входом сброса второго счетчика импульсов, счетный вход которого соединен с выходом первого дополнительного элемента И, первый вход которого соединен с прямым выходом первого триггера, второй вход с тактовыми входами всех элементов задержки группы, с выходом генератора импульсов и с первым входом второго дополнительного элемента И, выход которого соединен со счетным входом первого счетчика импульсов, второй вход с прямым выходом второго триггера.

2. Устройство по п.1, отличающееся тем, что, с целью повышения надежности в работе, в него введен блок сброса, выход которого соединен с входами сброса всех элементов задержки группы, вход с выходом дополнительного элемента задержки.

3. Устройство по п.1, отличающееся тем, что элемент задержки содержит формирователь задержки, элемент И, регистр памяти, мультиплексор, регистр сдвига, D-вход которого соединен с информационным входом элемента задержки, выходы с информационными входами мультиплексора, выход которого соединен с выходом элемента задержки, адресные входы с выходами регистра памяти, информационные входы которого соединены с установочными входами элемента задержки, синхровход с выходом элемента И, первый вход которого через формирователь задержки соединен с тактовым входом элемента задержки и с C-входом регистра сдвига, R-вход которого соединен с входом сброса элемента задержки, второй вход элемента И соединен с управляющим входом элемента задержки.

РИСУНКИ

Рисунок 1, Рисунок 2