Устройство адаптивного кодирования и декодирования

 

Изобретение относится к области техники связи и может быть использовано в системах передачи информации при построении дискретного канала как кодирующее и декодирующее устройство кодов различной корректирующей способности с обнаружением ошибок. Технический результат - уменьшение времени использования канала связи за счет уменьшения корректирующей способности и длины кода при улучшении помеховой обстановки в канале. Для достижения технического результата в устройство, содержащее кодер полинома, перестраиваемый счетчик, коммутатор, канальный коммутатор, ключ управления, сумматор по модулю два, вычислитель синдрома, перестраиваемый регистр памяти, генератор тактовых импульсов, элемент И, элемент ИЛИ-НЕ, дополнительно введены блок оценки состояния канала, блок выбора кода, элементы ИЛИ. Устройство обеспечивает адаптацию кода к изменяющимся характеристикам канала связи, в частности к уровню помех в канале связи. Устройство позволяет увеличить количество источников и получателей сообщений, передающих информацию по выделенному каналу. 11 ил., 3 табл.

Изобретение относится к области техники связи и может быть применено в системах передачи информации при построении дискретного канала как кодирующее и декодирующее устройство кодов различной корректирующей способности с обнаружением ошибок.

Известно декодирующее устройство (см. авт.свид. СССР N 853809, H 04 L 3/02, H 03 K 13/32, опубликованное в офиц. бюлл. ОИПОТЗ N 29 за 1981 г.), содержащее первый, второй, третий и четвертый регистры памяти, первый, второй счетчики, элемент ЗАПРЕТ, элемент И, сумматор по модулю два, блок сравнения, генератор кодовых слов, первый и второй ключи, причем первый вход устройства соединен с входом первого регистра памяти, второй вход устройства соединен с входом второго регистра и входом первого счетчика, выход которого соединен с первым входом первого генератора кодовых слов, второй вход которого соединен с выходом первого ключа, а выход соединен с первым входом второго ключа и с первым входом сумматора по модулю два, второй вход которого соединен с первым выходом первого регистра памяти, а выход - с прямым входом элемента ЗАПРЕТ, инверсный вход которого соединен с выходом второго регистра памяти, а выход соединен с первым входом блока сравнения, входом второго счетчика и с первым входом первого ключа, второй вход которого соединен со вторым выходом первого регистра памяти, выход второго счетчика соединен с первым входом элемента И, выход которого соединен с входом третьего регистра, выход которого соединен со вторым входом блока сравнения, выход которого соединен со вторым входом элемента И и вторым входом второго ключа, выход которого соединен с входом четвертого регистра памяти, выход которого соединен с выходом устройства.

Недостатком данного устройства является то, что оно не обеспечивает адаптацию кода как к изменяющимся характеристикам канала связи, так и к различным требованиям к верности передачи сообщений от различных источников; кроме того, известное устройство не выполняет функций кодирования.

Признаками аналога, совпадающими с признаками заявляемого технического решения, являются регистры памяти, ключи, счетчики, элемент И, сумматор по модулю два.

Причины, препятствующие достижению требуемого технического результата, состоят в особенностях реализации известного устройства, не позволяющих изменить корректирующую способность и длину кода в зависимости от состояния канала либо от важности передаваемого сообщения, а также обеспечить кодирование помехоустойчивых кодов.

Известно устройство декодирования циклических кодов (см. авт. свид. СССР N 1496009, М. кл. H 03 M 13/10, опубликованное в офиц. бюлл. БИ N 27 за 1989 г. ), содержащее кодер полинома, перестраиваемый счетчик, коммутатор, вычислитель синдрома, перестраиваемый регистр памяти, генератор тактовых импульсов, элемент ИЛИ-НЕ, элемент И, при этом информационный вход устройства соединен с информационным входом коммутатора, группа управляющих входов устройства соединена с группами управляющих входов кодера полинома, перестраиваемого счетчика и коммутатора, группа управляющих выходов кодера полинома соединена с группой управляющих входов вычислителя синдрома, первый управляющий выход перестраиваемого счетчика соединен с первым входом элемента И, второй управляющий выход перестраиваемого счетчика соединен со вторым управляющим входом перестраиваемого регистра памяти и с управляющим входом вычислителя синдрома, выходы которого соединены с входами элемента ИЛИ-НЕ, выход которого соединен со вторым входом элемента И, выход которого соединен с первым управляющим входом перестраиваемого регистра памяти, группа информационных выходов которого соединена с группой информационных выходов устройства, выход генератора тактовых импульсов соединен с тактовыми входами перестраиваемого счетчика, вычислителя синдрома и перестраиваемого регистра памяти.

Однако данное устройство не позволяет учесть при выборе кодов изменения помеховой обстановки в канале связи; кроме того, известное устройство не выполняет функций кодирования циклических кодов переменной длины.

Признаками аналога, совпадающими с признаками заявляемого технического решения, являются перестраиваемый счетчик, кодер полинома, вычислитель синдрома, элементы ИЛИ-НЕ, И, генератор тактовых импульсов, коммутатор, перестраиваемый регистр памяти.

Причины, препятствующие достижению требуемого технического результата, состоят в особенностях реализации известного устройства, не позволяющих изменить корректирующую способность и длину кода в зависимости от состояния канала связи, а также обеспечить кодирование циклических кодов переменной длины.

Наиболее близким к предлагаемому по совокупности функциональных и конструктивных признаков является устройство декодирования циклических кодов (см. авт. свид. СССР N 1735996, М. кл. H 03 M 13/00, опубликованное в офиц. бюлл. БИ N 19 за 1992 г. ), содержащее кодер полинома, перестраиваемый счетчик, коммутатор, канальный коммутатор, ключ управления, сумматор по модулю два, вычислитель синдрома, перестраиваемый регистр памяти, генератор тактовых импульсов, элементы И, ИЛИ-НЕ, при этом информационный вход устройства соединен с первым входом сумматора по модулю два и вторым информационным входом канального коммутатора, вход-выход которого соединен с канальным входом-выходом устройства, группа управляющих входов устройства соединена с группами управляющих входов кодера полинома, перестраиваемого счетчика и коммутатора, вход управления декодированием устройства соединен с первым управляющим входом канального коммутатора, вход управления кодированием устройства соединен со вторым управляющим входом канального коммутатора и первым управляющим входом ключа управления, группа управляющих выходов кодера полинома соединена с группой управляющих входов вычислителя синдрома, третий и первый управляющие выходы перестраиваемого счетчика соединены соответственно со вторым входом элемента И и вторым управляющим входом ключа управления, второй управляющий выход перестраиваемого счетчика соединен с управляющим входом вычислителя синдрома, третьим управляющим входом ключа управления и первым управляющим входом перестраиваемого регистра памяти, группа информационных выходов коммутатора соединена с группами информационных входов вычислителя синдрома и перестраиваемого регистра памяти, информационный выход канального коммутатора соединен с информационным входом коммутатора, второй и первый информационные выходы ключа управления соединены соответственно с информационным входом вычислителя синдрома и первым информационным входом канального коммутатора, выход сумматора по модулю два соединен с информационным входом ключа управления, группа информационных выходов вычислителя синдрома соединена с входами схемы ИЛИ-НЕ, а последний из этой группы выход соединен со вторым входом сумматора по модулю два, группа информационных выходов перестраиваемого регистра памяти соединена с группой информационных выходов устройства, выход генератора тактовых импульсов соединен с тактовыми входами перестраиваемого счетчика, вычислителя синдрома и перестраиваемого регистра памяти, выход элемента ИЛИ-НЕ соединен с первым входом элемента И, выход которого соединен со вторым управляющим входом перестраиваемого регистра памяти.

Данное устройство обеспечивает как декодирование, так и кодирование циклических кодов переменной длины; оно позволяет учесть при выборе кодов различные требования к верности передачи сообщений от различных источников.

Однако известное устройство не обеспечивает адаптацию кода к изменяющимся характеристикам канала связи.

Признаками аналога, совпадающими с признаками заявляемого технического решения, являются перестраиваемый счетчик, кодер полинома, ключ управления, вычислитель синдрома, элементы ИЛИ-НЕ, И, сумматор по модулю два, коммутатор, генератор тактовых импульсов, канальный коммутатор, перестраиваемый регистр памяти.

Причины, препятствующие достижению требуемого технического результата, состоят в особенностях реализации известного устройства, не позволяющих изменять корректирующую способность и длину кода в зависимости от уровня помех в канале связи.

Задача, на решение которой направлено предлагаемое изобретение, заключается в повышении эффективности использования канала связи за счет адаптации кода к уровню помех в канале.

Технический результат от применения предлагаемого изобретения заключается в уменьшении времени использования канала связи за счет уменьшения корректирующей способности и длины кода при улучшении помеховой обстановки в канале (уменьшение уровня помех в канале). Это позволяет увеличить количество пользователей, передающих информацию по выделенному каналу.

Для достижения технического результата в устройство адаптивного кодирования и декодирования, содержащее кодер полинома, перестраиваемый счетчик, коммутатор, канальный коммутатор, ключ управления, сумматор по модулю два, вычислитель синдрома, перестраиваемый регистр памяти, генератор тактовых импульсов, элементы И, ИЛИ-НЕ, при этом информационный вход устройства соединен с первым входом сумматора по модулю два и вторым информационным входом канального коммутатора, вход-выход которого соединен с канальным входом-выходом устройства, вход управления декодированием устройства соединен с первым управляющим входом канального коммутатора, вход управления кодированием устройства соединен со вторым управляющим входом канального коммутатора и первым управляющим входом ключа управления, группа управляющих выходов кодера полинома соединена с группой управляющих входов вычислителя синдрома, третий и первый управляющие выходы перестраиваемого счетчика соединены соответственно со вторым входом элемента И и вторым управляющим входом ключа управления, второй управляющий выход перестраиваемого счетчика соединен с управляющим входом вычислителя синдрома, третьим управляющим входом ключа управления и первым управляющим входом перестраиваемого регистра памяти, группа информационных выходов коммутатора соединена с группами информационных входов вычислителя синдрома и перестраиваемого регистра памяти, информационный выход канального коммутатора соединен с информационным входом коммутатора, второй и первый информационные выходы ключа управления соединены соответственно с информационным входом вычислителя синдрома и первым информационным входом канального коммутатора, выход сумматора по модулю два соединен с информационным входом ключа управления, группа информационных выходов вычислителя синдрома соединена с входами схемы ИЛИ-НЕ, а последний из этой группы выход соединен со вторым входом сумматора по модулю два, группа информационных выходов перестраиваемого регистра памяти соединена с группой информационных выходов устройства, выход генератора тактовых импульсов соединен с тактовыми входами перестраиваемого счетчика, вычислителя синдрома и перестраиваемого регистра памяти, выход элемента ИЛИ-НЕ соединен с первым входом элемента И, выход которого соединен со вторым управляющим входом перестраиваемого регистра памяти, дополнительно введены блок оценки состояния канала, блок выбора кода, группа элементов ИЛИ, при этом вход управления кодированием устройства соединен с управляющим входом блока выбора кода, входы второй группы управляющих входов устройства соединены с первыми входами группы элементов ИЛИ, первая группа управляющих входов устройства соединена с первой группой управляющих входов блока оценки состояния канала, группа выходов которого соединена с группой входов блока выбора кода, выходы группы управляющих выходов которого соединены с входами второй группы управляющих входов блока оценки состояния канала и со вторыми входами группы элементов ИЛИ, управляющий выход блока выбора кода соединен с управляющим входом блока оценки состояния канала, выходы группы схем ИЛИ соединены с входами групп управляющих входов кодера полинома, перестраиваемого счетчика и коммутатора.

Наличие причинно-следственной связи между техническим результатом и признаками заявляемого изобретения доказывается следующими логическими посылками.

Наиболее дорогой частью системы передачи информации является канал связи, поэтому эффективность системы определяется в первую очередь эффективностью использования канала. Если устройство не обеспечивает адаптацию кода к изменению уровня помех в канале, то для передачи сообщения необходимо использовать код с максимальной корректирующей способностью и максимальной длиной. Изменение корректирующей способности и длины кода в соответствии с изменением помеховой обстановки в канале позволяет повысить эффективность использования канала. Для этого в устройство необходимо ввести блок оценки состояния канала, определяющий соответствие используемого для передачи кода уровню помех в канале, и блок выбора кода, обеспечивающий в случае несоответствия переход к коду с большей (при увеличении уровня помех) или меньшей (при уменьшении уровня помех) корректирующей способностью и длиной.

Сущность предлагаемого варианта реализации изобретения поясняется чертежами.

На фиг. 1 приведена структурная схема заявляемого устройства, на фиг. 2 - функциональная схема блока оценки состояния канала, на фиг. 3 - функциональная схема блока выбора кода, на фиг. 4 - функциональная схема кодера полинома, на фиг. 5 - функциональная схема перестраиваемого счетчика, на фиг. 6 - функциональная схема коммутатора, на фиг. 7 - функциональная схема канального коммутатора, на фиг. 8 - функциональная схема ключа управления, на фиг. 9 - функциональная схема вычислителя синдрома, на фиг. 10 - функциональная схема перестраиваемого регистра памяти, на фиг. 11 - временные диаграммы, поясняющие работу устройства.

Структурная схема заявляемого устройства (см. фиг. 1) содержит: 1₁-1₂ - первую группу управляющих входов; 2 - блок оценки состояния канала; 3 - блок выбора кода; 4₁-4_H - группу элементов ИЛИ; 5₁-5_H - вторую группу управляющих входов; 6 - кодер полинома; 7 - перестраиваемый счетчик; 8 - коммутатор; 9 - канальный коммутатор; 10 - канальный вход-выход устройства; 11 - вход управления декодированием устройства; 12 - вход управления кодированием устройства; 13 - ключ управления; 14 - информационный вход устройства; 15 - сумматор по модулю два; 16 - вычислитель синдрома; 17 - перестраиваемый регистр памяти; 18 - генератор тактовых импульсов; 19₁-19_N - группу информационных выходов устройства; 20 - элемент И; 21 - элемент ИЛИ-НЕ.

Функциональная схема блока 2 оценки состояния канала (см. фиг. 2) содержит: 1₁, 1₂ - первую группу управляющих входов; 22₁-22₄ - вторую группу управляющих входов; 23 - управляющий вход; 24₁, 24₂ - соответственно первый и второй элементы ИЛИ; 25₁, 25₂ - соответственно первый и второй двоичные счетчики; 26₁-26₄, 27₁-27₄ - соответственно первую и вторую группы элементов И; 28₁, 28₂ - соответственно третий и четвертый элементы ИЛИ; 29₁, 29₂ - группу управляющих выходов.

Функциональная схема блока 3 выбора кода (см. фиг. 3) содержит: 12 - управляющий вход; 22₁-22₄ - группу управляющих выходов; 29₁, 29₂ - группу управляющих входов; 30 - вход начальной установки; 31 - первый регистр сдвига; 32₁, 32₂ - соответственно первый и второй инверторы; 33₁, 33₂ - соответственно первый и второй элементы И; 34 - элемент ИЛИ; 35₁, 35₂ - соответственно первый и второй элементы задержки; 36 - второй регистр сдвига; 37₁-37₄ - группу элементов И.

Функциональная схема кодера 6 полинома (см. фиг. 4) содержит: 38₁-38₄ - группу управляющих входов; 39₁-39₅ - группу элементов ИЛИ; 40₁-40₇ - группу управляющих выходов.

Функциональная схема перестраиваемого счетчика 7 (см. фиг. 5) содержит: 38₁-38₄ - группу управляющих входов; 41 - тактовый вход; 42 - первый элемент ИЛИ; 43 - двоичный счетчик; 44 - формирователь сигнала заднего фронта импульса; 45 - элемент задержки; 46₁-46₅ - группу элементов И; 47 - второй элемент ИЛИ; 48, 49, 50 - соответственно третий, второй и первый управляющие выходы.

Функциональная схема коммутатора 8 (см. фиг. 6) содержит: 38₁-38₄ - группу управляющих входов; 51 - информационный вход; 52₁-52₄ - группу элементов И; 53₁-53₄ - группу информационных выходов.

Функциональная схема канального коммутатора 9 (см. фиг. 7) содержит: 10 - канальный вход-выход; 11 и 12 - соответственно первый и второй управляющие входы; 14 - второй информационный вход; 51 -информационный выход; 54 - первый информационный вход; 55 - элемент ИЛИ; 56₁, 56₂ - соответственно первый и второй элементы И.

Функциональная схема ключа 13 управления (см. фиг. 8) содержит: 12, 48 и 50 - соответственно первый, третий и второй управляющие входы; 54 - первый информационный выход; 57 - информационный вход; 58 - первый элемент И; 59 - RS-триггер; 60₁ и 60₂ - соответственно второй и третий элементы И; 61 - второй информационный выход.

Функциональная схема вычислителя 16 синдрома (см. фиг. 9) содержит: 40₁-40₇ - группу управляющих входов; 41 - тактовый вход; 49 - управляющий вход; 53₁-53₄ - группу информационных входов; 61 - информационный вход; 62₁-62₇ - группу элементов И; 63₁-63₇ - группу сумматоров по модулю два; 64₁-64₉ - группу D-триггеров; 65₁-65₉ - группу информационных выходов.

Функциональная схема перестраиваемого регистра 17 памяти (см. фиг. 10) содержит: 19₁-19₁₅ - группу информационных выходов; 41 - тактовый вход; 49 - первый управляющий вход; 53₁-53₄ - группу информационных входов; 66 - второй управляющий вход; 67₁-67₃ - группу элементов ИЛИ; 68₁-68₁₅ - группу D-триггеров; 69₁-69₁₅ - группу элементов И.

Функциональные схемы блока 2 оценки состояния канала, блока 3 выбора кода, кодера 6 полинома, перестраиваемого счетчика 7, коммутатора 8, вычислителя 16 синдрома и перестраиваемого регистра 17 памяти приведены для примера реализации устройства адаптивного кодирования и декодирования в случае, когда используются H=4 циклических кода с параметрами (15,6), (14,6), (11,6) и (10,6), где первое число в скобках обозначает длину N₁, кода, а второе число - количество M информационных символов в кодовой комбинации.

Элементы устройства адаптивного кодирования и декодирования взаимосвязаны следующим образом.

Первая группа управляющих входов 1₁, 1₂ устройства соединена с первой группой управляющих входов блока 2 оценки состояния канала, входы 5₁-5_H второй группы управляющих входов устройства соединены с первыми входами группы элементов ИЛИ 4₁-4_H; канальный вход-выход 10 устройства соединен с входом-выходом канального коммутатора 9; вход 11 управления декодированием соединен с первым управляющим входом канального коммутатора 9, вход 12 управления кодированием соединен с управляющим входом блока 3 выбора кода, первым управляющим входом ключа 13 управления и вторым управляющим входом канального коммутатора 9; информационный вход 14 устройства соединен с первым входом сумматора 15 по модулю два и вторым информационным входом канального коммутатора 9; группа выходов блока 2 оценки состояния канала соединена с группой входов блока 3 выбора кода; выходы группы управляющих выходов блока 3 выбора кода соединены с входами второй группы управляющих входов блока 2 оценки состояния канала и вторыми входами группы элементов ИЛИ 4₁-4_H, управляющий выход блока 3 выбора кода соединен с управляющим входом блока 2 оценки состояния канала; выходы группы схем ИЛИ 4₁-4_H соединены с входами групп управляющих входов кодера 6 полинома, перестраиваемого счетчика 7 и коммутатора 8; группа управляющих выходов кодера 6 полинома соединена с группой управляющих входов вычислителя 16 синдрома; первый управляющий выход перестраиваемого счетчика 7 соединен со вторым управляющим входом ключа 13 управления, второй управляющий выход перестраиваемого счетчика 7 соединен с управляющим входом вычислителя 16 синдрома, первым управляющим входом перестраиваемого регистра 17 памяти и третьим управляющим входом ключа 13 управления, третий управляющий выход перестраиваемого счетчика 7 соединен со вторым входом элемента И 20; группа информационных выходов коммутатора 8 соединена с группами информационных входов вычислителя 16 синдрома и перестраиваемого регистра 17 памяти; первый и второй информационные выходы ключа 13 управления соединены соответственно с первым информационным входом канального коммутатора 9 и информационным входом вычислителя 16 синдрома; выход сумматора 15 по модулю два соединен с информационным входом ключа 13 управления; группа информационных выходов вычислителя 16 синдрома соединена с группой входов элемента ИЛИ-НЕ 21, а последний из этой группы выход соединен со вторым входом сумматора 15 по модулю два; группа информационных выходов перестраиваемого регистра 17 памяти соединена с группой информационных выходов 19₁-19_N устройства; выход элемента И 20 соединен со вторым управляющим входом перестраиваемого регистра 17 памяти; выход элемента ИЛИ-НЕ 21 соединен с первым входом элемента И 20.

В блоке 2 оценки состояния канала (см. фиг. 2) для примера реализации входы 1₁ и 1₂ первой группы управляющих входов соединены с тактовыми входами соответствующих счетчиков 25₁ и 25₂; вход 22₁ второй группы управляющих входов соединен с первыми входами элементов И 26₁, 27₁; вход 22₂ - с первыми входами элементов И 26₂, 27₂; вход 22₃ - с первыми входами элементов И 26₃, 27₃; вход 22₄ - с первыми входами элементов И 26₄, 27₄; управляющий вход 23 соединен с первым входом первого элемента ИЛИ 24₁ и вторым входом второго элемента ИЛИ 24₂; выходы первого элемента ИЛИ 24₁ и второго элемента ИЛИ 24₂ соединены соответственно с входами сброса первого счетчика 25₁ и второго счетчика 25₂; первый выход первого счетчика 25₁ соединен со вторыми входами элементов И 26₁, 26₂; второй выход - со вторым входом элемента И 26₄, третий выход - с третьими входами элементов И 26₁, 26₄; четвертый выход - с четвертым входом элемента И 26₁; пятый выход - со вторым входом элемента И 26₃; шестой выход - с пятым выходом элемента И 26₁ и третьим выходом элемента И 26₂; первый выход второго счетчика 25₂ соединен со вторыми входами элементов И 27₁, 27₂; второй выход - с третьими входами элементов И 27₁, 27₂ и вторым входом элемента И 27₄; третий выход - с четвертым входом элемента И 27₂; четвертый выход - с пятым входом элемента И 27₂ и третьим входом элемента И 27₄; пятый выход - с четвертым входом элемента И 27₁, шестым входом элемента И 27₂, вторым входом элемента И 27₃ и четвертым входом элемента И 27₄; шестой выход - с третьим входом элемента И 27₃ и пятым входом элемента И 27₄; выходы элементов И 26₁-26₄ соединены с входами третьего элемента ИЛИ 28₁; выходы элементов И 27₁-27₄ соединены с входами четвертого элемента ИЛИ 28₂; выход третьего элемента ИЛИ 28₁ соединен со вторым входом первого элемента ИЛИ 24₁ и с выходом 29₁ группы управляющих выходов блока 2 оценки состояния канала; выход четвертого элемента ИЛИ 28₂ соединен с первым входом второго элемента ИЛИ 24₂ и с выходом 29₂ группы управляющих выходов блока 2 оценки состояния канала.

В блоке 3 выбора кода (см. фиг. 3) для примера реализации управляющий вход 12 соединен со вторыми входами элементов ИЛИ 37₁-37₄; входы 29₁ и 29₂ группы управляющих входов соединены соответственно с входами сдвига вверх и вниз первого регистра 31 сдвига; вход 30 начальной установки соединен с третьим входом элемента ИЛИ 34, входом второго элемента 35₂ задержки и входом сброса второго регистра 36 сдвига; первый выход первого регистра 31 сдвига соединен со вторыми входами элемента ИЛИ 34 и первого элемента И 33₁, последний [(2B+1)-й] выход первого регистра 31 сдвига - с первыми входами элемента ИЛИ 34 и второго элемента И 33₂; выход первого инвертора 32₁ соединен с первым входом первого элемента И 33₁; выход второго инвертора 32₂ соединен со вторым входом второго элемента И 33₂; выходы первого элемента И 33₁ и второго элемента И 33₂ соединены соответственно с входами сдвига вверх и вниз второго регистра 36 сдвига; выход элемента ИЛИ 34 соединен с входом сброса первого регистра 31 сдвига, входом первого элемента 35₁ задержки и управляющим выходом 23 блока 3 выбора кода; выход первого элемента 35₁ задержки соединен с входом установки в состояние "1" (B+1)-го разряда первого регистра 31 сдвига; выход второго элемента 35₂ задержки соединен с входом установки в состояние "1" первого разряда второго регистра 36 сдвига; первый выход второго регистра 36 сдвига соединен с входом первого инвертора 32₁ и первым входом элемента И 37₁, второй выход - с первым входом элемента И 37₂, третий выход - с первым входом элемента И 37₃, четвертый выход - с входом второго инвертора 32₂ и первым входом элемента И 37₄; выходы элементов И 37₁-37₄ соединены соответственно с выходами 22₁-22₄ группы управляющих выходов блока 3 выбора кода.

В кодере 6 полинома (см. фиг. 4) для примера реализации вход 38₁ группы управляющих входов соединен с третьими входами элементов ИЛИ 39₂, 39₃, вторыми входами элементов ИЛИ 39₄, 39₅ и выходом 40₁ группы управляющих выходов кодера; вход 38₂ группы управляющих входов соединен с первым входом элемента ИЛИ 39₁, выходом 40₆ группы управляющих выходов кодера, вторым входом элемента ИЛИ 39₃ и первым входом элемента ИЛИ 39₅; вход 38₃ группы управляющих входов соединен со вторыми входами элементов ИЛИ 39₁, 39₂ и первым входом элемента ИЛИ 39₄; вход 38₄ группы управляющих входов соединен с первыми входами элементов ИЛИ 39₂ и 39₃; выходы элементов ИЛИ 39₁-39₅ соединены соответственно с выходами 40₇, 40₅, 40₄, 40₃ и 40₂ группы управляющих выходов кодера 6 полинома.

В перестраиваемом счетчике 7 (см. фиг. 5) для примера реализации входы 38₁-38₄ группы управляющих входов соединены с входами первого элемента ИЛИ 42 и первыми входами соответствующих элементов И 46₁-46₄; тактовый вход 41 соединен с тактовым входом счетчика 43; выход первого элемента ИЛИ 42 соединен с входом сброса счетчика 43; первый инверсный выход счетчика 43 соединен со вторыми входами элементов И 46₂, 46₄, первый прямой выход - со вторыми входами элементов И 46₁, 46₃ и первым входом элемента И 46₅, второй прямой выход - с третьими входами элементов И 46₁-46₄ и вторым входом элемента И 46₅, третий инверсный выход - с четвертыми входами элементов И 46₃, 46₄, третий прямой выход - с четвертыми входами элементов И 46₁, 46₂ и третьим входом элемента И 46₅, четвертый инверсный выход - с четвертым входом элемента И 46₅, четвертый прямой выход - с пятыми входами элементов И 46₁-46₄; выход формирователя 44 сигнала заднего фронта импульса соединен с входом элемента 45 задержки и третьим управляющим выходом 48 перестраиваемого счетчика 7; выход элемента 45 задержки соединен со вторым управляющим выходом 49 перестраиваемого счетчика 7; выходы элементов И 46₁-46₄ соединены с соответствующими входами второго элемента ИЛИ 47; выход элемента И 46₅ соединен с первым управляющим выходом 50 перестраиваемого счетчика 7; выход второго элемента ИЛИ 47 соединен с входом формирователя 44 сигнала заднего фронта импульса.

В коммутаторе 8 (см. фиг. 6) для примера реализации входы 38₁-38₄ группы управляющих входов соединены соответственно с первыми входами элементов И 52₁-52₄; информационный вход 51 соединен со вторыми входами элементов И 52₁-52₄; выходы элементов И 52₁-52₄ соединены соответственно с выходами 53₁-53₄ группы информационных выходов коммутатора 8.

В канальном коммутаторе 9 (см. фиг. 7) первый управляющий вход 11 соединен со вторым входом второго элемента И 56₂; второй управляющий вход 12 соединен с первым входом первого элемента И 56₁; первый информационный вход 54 и второй информационный вход 14 соединены с входами элемента ИЛИ 55; выход элемента ИЛИ 55 соединен со вторым входом первого элемента И 56₁; выход первого элемента И 56₁ соединен с первым входом второго элемента И 56₂ и канальным входом-выходом 10; выход второго элемента И 56₂ соединен с информационным выходом 51 канального коммутатора 9.

В ключе 13 управления (см. фиг. 8) первый управляющий вход 12 и второй управляющий вход 50 соединены с входами первого элемента И 58; третий управляющий вход 48 соединен с входом сброса RS-триггера 59; информационный вход 57 соединен со вторыми входами второго элемента И 60₁ и третьего элемента И 60₂; выход первого элемента И 58 соединен с входом установки в состояние "1" RS-триггера 59; прямой и инверсный выходы RS-триггера 59 соединены соответственно с первыми входами второго элемента И 60₁ и третьего элемента И 60₂; выход второго элемента И 60₁ и выход третьего элемента И 60₂ соединены соответственно с первым информационным выходом 54 и вторым информационным выходом 61 ключа 13 управления.

В вычислителе 16 синдрома (см. фиг. 9) для примера реализации входы 40₁-40₇ группы управляющих входов соединены соответственно со вторыми входами элементов И 62₁-62₇; тактовый вход 41 соединен с тактовыми входами D-триггеров 64₁-64₉; управляющий вход 49 соединен соответственно с входами сброса D-триггеров 64₁-64₉; входы 53₁-53₄ группы информационных входов соединены соответственно со вторыми входами сумматоров 63₁-63₄ по модулю два; информационный вход 61 соединен с первыми входами элементов И 62₁-62₇; выходы элементов И 62₁-62₇ соединены соответственно с первыми входами сумматоров 63₁-63₇ по модулю два; выходы сумматоров 63₁, 63₂, 63₃-63₇ по модулю два соединены соответственно с информационными входами D-триггеров 64₁, 64₂, 64₅-64₉; выход D-триггера 64₁ соединен с третьим входом сумматора 63₂ по модулю два и выходом 65₁ вычислителя 16 синдрома; выход D-триггера 64₂ соединен с выходом 65₂ вычислителя 16 синдрома и информационным входом D-триггера 64₃, выход которого соединен с выходом 65₃ вычислителя 16 синдрома и информационным входом D-триггера 64₄; выходы D-триггеров 64₄-64₈ соединены соответственно с третьими входами сумматоров 63₃-63₇ по модулю два и выходами 65₄-65₈ вычислителя 16 синдрома.

В перестраиваемом регистре 17 памяти (см. фиг. 10) для примера реализации тактовый вход 41 соединен с тактовыми входами D-триггеров 68₁-68₁₅; первый управляющий вход 49 соединен с входами сброса D-триггеров 68₁-68₁₅; вход 53₁ группы информационных входов соединен с информационным входом D-триггера 68₁, входы 53₂-53₄ группы информационных входов соединены соответственно с первыми входами элементов ИЛИ 67₁-67₃; второй управляющий вход 66 соединен со вторыми входами элементов И 69₁-69₁₅; выходы элементов ИЛИ 67₁-67₃ соединены соответственно с информационными входами D-триггеров 68₂, 68₅, 68₆; выход D-триггера 68₁ соединен с первым входом элемента И 69₁ и вторым входом элемента ИЛИ 67₁; выходы D-триггеров 68₂, 68₃ соединены соответственно с первыми входами элементов И 69₂, 69₃ и информационными входами D-триггеров 68₃, 68₄; выходы D-триггеров 68₄, 68₅ соединены соответственно с первыми входами элементов И 69₄, 69₅ и вторыми входами элементов ИЛИ 67₂, 67₃; выходы D-триггеров 68₆-68₁₄ соединены соответственно с первыми входами элементов И 69₆-69₁₄ и информационными входами D-триггеров 68₇-68₁₅; выход D-триггера 68₁₅ соединен с первым входом элемента И 69₁₅; выходы элементов И 69₁-69₁₅ соединены соответственно с выходами 19₁-19₁₅ группы информационных выходов перестраиваемого регистра 17 памяти.

Устройство адаптивного кодирования и декодирования работает следующим образом.

Устройство может быть использовано в режимах кодирования и декодирования сообщений в системах передачи информации с обратным каналом связи. Выбор режима зависит от наличия сигналов на управляющих входах 11 (декодирование) и 12 (кодирование). Пусть обратная связь построена по принципу решающей обратной связи. Тогда на передающей стороне данное устройство применяется как кодирующее, а на приемной стороне - как декодирующее.

Используемый для передачи сообщений код выбирается на передающей стороне (в режиме кодирования). Выбор кода, соответствующего при заданных требованиях к верности передачи уровню помех в канале, происходит с помощью блока 2 оценки состояния канала и блока 3 выбора кода. В режиме кодирования сигнал, несущий информацию о номере кода, поступает на I-й, выход группы управляющих выходов блока 3 выбора кода. В режиме декодирования блок 2 оценки состояния канала и блок 3 выбора кода в работе не участвуют. Сигнал, несущий информацию о номере кода, поступает на вход 5₁, второй группы управляющих входов устройства.

Рассмотрим работу устройства по выбору корректирующего кода в режиме кодирования.

Пусть в устройстве используется H кодов, причем с увеличением номера I, кода уменьшается его корректирующая способность (его кодовое расстояние D).

Таким образом, при M = const, выполняется: D₁ > D₂ > ... > D_H, N₁ > N₂ > ... > N_H.

При фиксированных требованиях к верности передачи в случае уменьшения уровня помех устройство должно выбирать код с меньшей корректирующей способностью, а в случае увеличения уровня помех - код с большей корректирующей способностью. При таком подходе обеспечивается эффективное использование канала связи за счет изменения длины кода.

Для решения задачи выбора кода предлагается использовать вероятностный автомат с множеством состояний S = {S_J^I}, При этом S₁^I - S_2B+1^I - подмножество состояний, находясь в которых автомат выбирает для передачи I-й код. Обозначим через Y_I выходной сигнал автомата, определяющий выбор I-го кода. Соответствие состояний S_J^I автомата и выходных сигналов Y_I приведено в табл. 1.

При переходе автомата на I-й код он устанавливается в состояние S_B+1^I. Если при передаче кодовой комбинации корректирующая способность кода больше необходимой, в автомат поступает сигнал "поощрение" X₁, если корректирующая способность меньше необходимой - сигнал "наказание" X₂. Изменение состояний автомата в зависимости от входных сигналов X₁ и X₂ приведено в табл. 2.

Таким образом, если автомат находится в состоянии S_B+1^I, I < H, и число "поощрений" превысит число "наказаний" на величину B, то автомат перейдет в состояние S_B+1^I+1, т.е. автомат перейдет с I-го кода на (I+1)-й код, имеющий меньшую корректирующую способность. Если же автомат находится в состоянии S_B+1^I, I > 1, и число "наказаний" превысит число "поощрений" на величину B, то автомат перейдет в состояние S_B+1^I-1, т.е. автомат перейдет с I-го на (I-1)-й код, имеющий большую корректирующую способность.

Поскольку рассматривается система с решающей обратной связью, то для формирования сигналов "поощрение" целесообразно использовать сигналы "подтверждение", сигналов "наказание" - сигналы "запрос". Сигналы "запрос" и "подтверждение" передает приемник по обратному каналу в случае соответственно обнаружения ошибок (вероятность P_оо) и отсутствия или необнаружения ошибок (вероятность 1-P_оо) в принятой кодовой комбинации. Таким образом, если происходит Q передач, то можно считать, что где Q_з и Q_п - соответственно число сигналов "запрос" и "подтверждение".

Для определения соответствия корректирующей способности кода помеховой обстановке в канале применен следующий подход. При соответствии используемого для передачи кода уровню помех в канале число Q_НАК сигналов "наказание" должно быть равно числу Q_ПООЩ сигналов "поощрение". Обеспечение указанного равенства достигается за счет определения Q_НАК и Q_ПООЩ из соотношений где v, w - постоянные коэффициенты, v > 1, w > 1.

Выберем
где r - разрядность счетчика, используемого в качестве делителя при определении Q_НАК и Q_ПООЩ.

Тогда

Если уровень помех увеличится, то для используемого кода увеличится P_оо. Следовательно, разность числа сигналов "наказание" и "поощрение" станет положительной и будет расти с ростом Q. Когда эта разность превысит величину B, осуществляется переход на код с большей корректирующей способностью, соответствующий новому уровню помех. При этом коэффициент деления v увеличивается, а коэффициент деления w уменьшается, что обеспечивает в новых условиях равенство числа сигналов "наказание" и "поощрение".

Аналогично при уменьшении уровня помех происходит переход на код с меньшей корректирующей способностью.

Схемной реализацией преобразователей сигналов "запрос" и "подтверждение" соответственно в сигналы "наказание" и "поощрение" является реализация блока 2 оценки состояния канала. Преобразование сигналов "запрос" в сигналы "наказание" выполняется перестраиваемой схемой деления на v, реализованной на первом двоичном счетчике 25₁, группе элементов И 26 и элементе ИЛИ 28₁. Преобразование сигналов "подтверждение" в сигналы "поощрение" выполняется перестраиваемой схемой деления на w, реализованной на втором двоичном счетчике 25₂, группе элементов И 27 и элементе ИЛИ 28₂.

Схемной реализацией вероятностного автомата является реализация блока 3 выбора кода. Состояния S_J^I моделируются с помощью регистров 31 и 36, при этом параметру J соответствует единица в J-м разряде регистра 31, а параметру I - единица в I-м разряде регистра 36.

Начальные состояния блока 2 оценки состояния канала и блока 3 выбора кода определяются при включении питания. Сигнал начальной установки, поступающий на вход 30 блока 3 выбора кода, устанавливает через элемент ИЛИ 34 в нулевое состояние регистры 31 и 36. Затем через время, определяемое элементом 35₁ задержки, в (B+1)-й разряд регистра 31 записывается единица, а через время, определяемое элементом 35₂ задержки, в 1-й разряд регистра 36 также записывается единица. Вследствие этого вероятностный автомат устанавливается в состояние S_B+1^I. Это определяет выбор для передачи кода с номером 1 с наибольшей корректирующей способностью и максимальной длиной. Сигнал с первого выхода регистра 36 через элемент И 37₁ подается на выход 22₁, а затем на второй вход элемента ИЛИ 4₁ и на вход 22₁ блока 2 оценки состояния канала, в котором подготавливаются элементы И 26₁, 27₁.

Также сигнал начальной установки, поступающий с выхода 23 блока 3 выбора кода на соответствующий вход блока 2 оценки состояния канала, устанавливает в нулевое состояние первый двоичный счетчик 25₁ (через элемент ИЛИ 24₁) и второй двоичный счетчик 25₂ (через элемент ИЛИ 24₂). Сигналы "запрос", поступающие на вход 1₁, подсчитываются первым двоичным счетчиком 25₁, который совместно с элементом И 26₁ осуществляет деление на v₁. В результате на выходе 29₁ блока 2 оценки состояния канала формируются сигналы "наказание". Аналогично, сигналы "подтверждение", поступающие на вход 1₂, преобразуются вторым двоичным счетчиком 25₂ совместно с элементом И 27₁ в сигналы "поощрение", поступающие на выход 29₂.

В блоке 3 выбора кода сигналы "наказание" и "поощрение" поступают соответственно на входы сдвига вверх и вниз регистра 31. Если в результате превышения числа сигналов "наказание" над числом сигналов "поощрение" записанная в регистре 31 единица сдвигается в 0-й разряд, то сигнал с 0-го выхода регистра 31 при открытом элементе И 33₁ поступает на вход сдвига вверх регистра 36. При этом записанная в I-м, I > 1, разряде регистра 36 единица сдвигается в (I-1)-й разряд, в результате чего снимается сигнал с выхода 22_I и появляется сигнал на выходе 22_I-1 блока 3 выбора кода. Так происходит переход на код с большей корректирующей способностью.

Если в результате превышения числа сигналов "поощрение" над числом сигналов "наказание" записанная в регистре 31 единица сдвигается в (2B+2)-й разряд, то сигнал с (2B+2)-го выхода регистра 31 при открытом элементе И 33₂ поступает на вход сдвига вниз регистра 36. При этом записанная в I-м, I < H, разряде регистра 36 единица сдвигается в (I+1)-й разряд, в результате чего снимается сигнал с выхода 22_I и появляется сигнал на выходе 22_I+1 блока 3 выбора кода. Так происходит переход на код с меньшей корректирующей способностью.

При появлении сигнала на 0-м или (2B+2)-м выходе регистра 31 происходит установка через элемент ИЛИ 34 регистра 31 в нулевое состояние и последующая запись через элемент 35₁ задержки единицы в (B+1)-й разряд регистра 31.

Если единица записана в 1-м разряде регистра 36 (для передачи используется код с номером 1, имеющий максимальную корректирующую способность), то элемент И 33₁ закрыт и сигнал с 0-го выхода регистра 31 (при его появлении) не будет поступать на вход сдвига вверх регистра 36. Аналогично, если единица записана в последнем (H-м) разряде регистра 36 (для передачи используется код с номером H, имеющий минимальную корректирующую способность), то элемент И 33₂ закрыт и сигнал с (2B+2)-го выхода регистра 31 (при его появлении) не будет поступать на вход сдвига вниз регистра 36.

Рассмотрим обобщенный алгоритм работы устройства.

В режиме кодирования на вход 12 управления кодированием подается сигнал, на вход 11 управления декодированием сигнал не подается, на входы 5₁-5_H второй группы управляющих входов сигналы также не подаются.

Сигнал управления кодированием поступает на второй управляющий вход 12 канального коммутатора 9, в котором осуществляется подключение первого 54 и второго 14 информационных входов к канальному входу-выходу 10 устройства. Так обеспечивается вывод формируемой устройством кодовой комбинации в канал связи. Кроме того, сигнал управления кодированием поступает на первый управляющий вход ключа 13 управления, разрешая прием управляющих сигналов, поступающих на второй управляющий вход ключа 13 управления с первого управляющего выхода перестраиваемого счетчика 7. Сигнал управления кодированием поступает также на управляющий вход блока 3 выбора кода, разрешая выдачу сигнала, несущего информацию о номере I, используемого в данный момент для передачи сообщений кода на I-й выход группы управляющих выходов блока 3 выбора кода. Сигнал, определяющий номер I кода, поступает через элемент ИЛИ 4₁ на I-е входы групп управляющих входов кодера 6 полинома, перестраиваемого счетчика 7 и коммутатора 8 (в режиме кодирования коммутатор 8 в работе не участвует).

В соответствии с указанным сигналом кодер 6 полинома выдает на группу управляющих входов вычислителя 16 синдрома сигналы, которые несут информацию об образующем полиноме выбранного кода. Кроме того, по переднему фронта указанного сигнала перестраиваемый счетчик 7 обнуляется, а затем отсчитывает такты, поступающие от генератора 18 тактовых импульсов. Также сигнал с выхода элемента ИЛИ 4₁ задает в перестраиваемом счетчике 7 число тактов, необходимых для передачи кодовой комбинации длины N_I.

Процедура кодирования реализуется в соответствии с соотношением
a(x) = c(x)x^K + r(x),
где a(x) - кодовый полином циклического кода,
c(x) - полином информационных символов,
K - степень образующего полинома g(x), равная числу контрольных символов кода;
r(x) - полином контрольных символов кода, равный остатку от деления полинома c(x)x^K на полином g(x).

В течение первых M тактов происходит выдача информационных символов, поступающих с информационного входа 14 в устройство, через канальный коммутатор 9 (элементы ИЛИ 55 и И 56₁ на фиг. 7) на шину (канальный вход-выход) 10 подключения к каналу связи. Одновременно происходит процесс вычисления с помощью сумматора 15 по модулю два и вычислителя 16 синдрома полинома r(x), коэффициентами которого являются контрольные символы кода. При этом ключ 13 управления подключает выход сумматора 15 к информационному входу 61 вычислителя 16 синдрома.

На (M+1)-м такте перестраиваемый счетчик 7 с первого управляющего выхода 50 выдает сигнал, под действием которого ключ 13 управления подключает выход сумматора 15 по модулю два к первому информационному входу 54 канального коммутатора 9. В течение K_I последующих тактов (с (M+1)-го такта по N_I такт) контрольные символы из вычислителя 16 синдрома через сумматор 15 по модулю два, ключ 13 управления, канальный коммутатор 9 выдаются на шину 10 подключения устройства к каналу связи.

На N_I-м такте по заднему фронту сигнала с небольшой задержкой во времени со второго управляющего выхода перестраиваемого счетчика 7 (выход 49 на фиг. 5) подается импульс на третий управляющий вход ключа 13 управления и управляющий вход вычислителя 16 синдрома, в которых элементы памяти устанавливаются в исходное состояние. Устройство вновь готово к кодированию очередной кодовой комбинации.

В режиме декодирования на вход 11 управления декодированием подается сигнал, на вход 12 управления кодированием сигнал не подается, на вход 5_I, второй группы управляющих входов подается сигнал, который указывает, что для кодирования сообщений передатчиком применяется корректирующий код с номером I.

Сигнал управления декодированием поступает на первый управляющий вход канального коммутатора 9, в котором осуществляется подключение шины (канального входа-выхода) 10 к информационному выходу канального коммутатора 9 (выход 51 на фиг. 7). Так обеспечивается ввод принимаемой из канала связи кодовой комбинации в устройство.

Сигнал, определяющий номер I кода, поступает через элемент ИЛИ 4_I на I-е входы групп управляющих входов кодера 6 полинома, перестраиваемого счетчика 7 и коммутатора 8.

Под воздействием указанного сигнала в кодере 6 полинома и перестраиваемом счетчике 7 выполняются действия, аналогичные описанным выше в режиме кодирования.

Кроме того, под действием указанного сигнала в коммутаторе 8 осуществляется подключение (через элемент И 52₁ на фиг. 6) информационного выхода канального коммутатора 9 к I-м входам групп информационных входов вычислителя 16 синдрома и перестраиваемого регистра 17 памяти. Таким образом, принимаемая из канала кодовая комбинация поступает через канальный коммутатор 9, коммутатор 8, вычислитель 16 синдрома и перестраиваемый регистр 17 памяти.

В течение N_I тактов происходит декодирование кодовой комбинации (вычисление остатка от деления принятого кодового полинома на образующий полином, называемого синдромом) в вычислителе 16 синдрома и одновременная запись ее в регистр 17 памяти. На N_I-м такте перестраиваемый счетчик 7 с третьего управляющего выхода (выход 48 на фиг. 5) по заднему фронту импульса выдает сигнал опроса, который поступает на второй вход элемента И 20, на первый вход которого поступает логическая единица с выхода элемента ИЛИ-НЕ 21, если синдром равен нулю, или логический ноль, если синдром не равен нулю. Таким образом, если принятая кодовая комбинация не содержит обнаруживаемых кодом ошибок (синдром равен нулю), то на выходе элемента И 20 будет сигнал, который поступает на второй управляющий вход регистра 17 памяти (вход 66 на фиг. 10) и разрешает выдачу комбинации на информационные выходы 19₁-19_N устройства. Если же в принятой кодовой комбинации обнаружены ошибки (синдром не равен нулю), то на второй управляющий вход регистра 17 памяти сигнал не поступает и комбинация не выдается получателю.

На N_I-м такте по заднему фронту сигнала с небольшой задержкой во времени со второго управляющего выхода перестраиваемого счетчика 7 подается импульс на управляющий вход вычислителя 16 синдрома и первый управляющий вход перестраиваемого регистра 17 памяти, в которых элементы памяти устанавливаются в исходное состояние. Устройство вновь готово к декодированию очередной кодовой комбинации.

В качестве примера подтверждения работоспособности устройства рассмотрим реализацию блоков 2, 6, 7, 16 и 17 и функционирование устройства в случае, когда используются H= 4 циклических или укороченных циклических кода с образующими полиномами g₁(x) = x⁹ + x⁶ + x⁵ + x⁴ + x + 1; g₂(x) = x⁸ + x⁷ + x⁶ + x⁴ + 1; g₃(x) = x⁵ + x⁴ + x² + 1; g₄(x) = x⁴ + x + 1.

Рассмотрим вычисление коэффициентов деления v и w для кусочно-стационарного двоичного симметричного канала без памяти с вероятностью p ошибочного приема символа (элементарного сигнала). Канал может находиться в одном из H состояний. При увеличении номера I состояния уменьшается уровень помех в канале и, соответственно, вероятность p. Таким образом,
p₁ > p₂ > ... > p_H.

Для систем с решающей обратной связью вероятность P_лп ложного приема сообщения определяется следующим образом:

где P_но - вероятность необнаружения ошибок в принятой кодовой комбинации.

Для двоичного симметричного канала без памяти вероятности P_оо и P_но при использовании кода длины N с минимальным кодовым расстоянием D определяются из соотношений


В табл. 3 приведены параметры кодов, обеспечивающих для различных p P_лп ≅ 10^-5 и соответствующие (при r = 6) коэффициенты деления v и w.

Таким образом, в блоке 2 оценки состояния канала (фиг. 2) при сигнале на входе 22₁ первый двоичный счетчик 25₁ совместно с элементом И 26₁ осуществляет деление числа сигналов "запрос" на v₁ = 45, так как элемент И 26₁ сработает при наборе 101101 (коэффициенты a₅a₄a₃a₂a₁a₀ в двоичной записи числа 45) в счетчике 25₁; при этом второй двоичный счетчик 25₂ совместно с элементом И 27₁ осуществляет деление числа сигналов "подтверждение" на w₁ = 19, так как элемент И 27₁ сработает при наборе 010011 в счетчике 25₂. При сигнале на входе 22₂ первый двоичный счетчик 25₁ совместно с элементом И 26₂ осуществляет деление числа сигналов "запрос" на v₂ = 33, так как элемент И 26₂ сработает при наборе 100001 в счетчике 25₁; второй двоичный счетчик 25₂ совместно с элементом И 27₂ осуществляет деление числа сигналов "подтверждение" на w₂ = 31, так как элемент И 27₂ сработает при наборе 011111 в счетчике 25₂. При сигнале на входе 22₃ первый двоичный счетчик 25₁ совместно с элементом И 26₃ осуществляет деление числа сигналов "запрос" на v₃ = 16, так как элемент И 26₃ сработает при наборе 010000 в счетчике 25₁; второй двоичный счетчик 25₂ совместно с элементом И 27₃ осуществляет деление числа сигналов "подтверждение" на w₃ = 48, так как элемент И 27₃ сработает при наборе 110000 в счетчике 25₂. При сигнале на входе 22₄ первый двоичный счетчик 25₁ совместно с элементом И 26₄ осуществляет деление числа сигналов "запрос" на v₄ = 6, так как элемент И 26₄ сработает при наборе 000110 в счетчике 25₁; второй двоичный счетчик 25₂ совместно с элементом И 27₄ осуществляет деление числа сигналов "подтверждение" на w₄ = 58, так как элемент И 27₄ сработает при наборе 111010 в счетчике 25₂.

Представим образующие полиномы g_I(x), в нормализованной форме, при этом старший член полинома имеет степень K₁ = 9, а K₁-K_I = 9-K_I младших членов равны нулю: g₁(x) = x⁹ + x⁶ + x⁵ + x⁴ + x + 1; g₂(x)x = x⁹ + x⁸ + x⁷ + x⁵ + x; g₃(x)x⁴ = x⁹ + x⁸ + x⁶ + x⁴; g₄(x)x⁵ = x⁹ + x⁶ + x⁵.

На основании значений коэффициентов полиномов в нормализованной форме составим матрицу для синтеза кодера 6 полинома, в которой строки соответствуют входным сигналам x_I, а столбцы - выходным сигналам y_J, кодера:

Из матрицы следует, что выходные сигналы y_J кодера 6 полинома определяются через его входные сигналы x_I следующим образом:
y₁ = x₁, y₂ = x₁ ∨ x₂, y₃ = y₄ = 0, y₅ = x₁ ∨ x₃, y₆ = x₁ ∨ x₂ ∨ x₄, y₇ = x₁ ∨ x₃ ∨ x₄, y₈ = x₂, y₉ = x₂∨ x₃.

В кодере 6 полинома (фиг. 4) логика соединений входов 38 с входами элементов ИЛИ 39 и выходами 40 соответствует логическим функциям y₁, y₂, y₅-y₉.

Поскольку длины кодов N₁ = 15, N₂ = 14, N₃ = 11, N₄ = 10, то в перестраиваемом счетчике 7 (фиг. 5) при сигнале на входе 38₁ сигнал на выходе 48 появится на 15-м такте генератора 18 тактовых импульсов, так как элемент И 46₁ сработает при наборе 1111 (коэффициенты a₃a₂a₁a₀ в двоичной записи числа 15) в счетчике 43. При сигнале на входе 38₂ сигнал на выходе 48 появится на 14-м такте генератора 18 тактовых импульсов, так как элемент И 46₂ сработает при наборе 1110 в счетчике 43. При сигнале на входе 38₃ сигнал на выходе 48 появится на 11-м такте генератора 18 тактовых импульсов, так как элемент И 46₃ сработает при наборе 1011 в счетчике 43. При сигнале на входе 38₄ сигнал на выходе 48 появится на 10-м такте генератора 18 тактовых импульсов, так как элемент И 46₄ сработает при наборе 1010 в счетчике 43. В соответствии с описанным выше алгоритмом работы устройства сигнал на третьем управляющем выходе 48 появляется по окончании сигнала на выходе элемента ИЛИ 47, так как сигнал на выходе 48 формируется формирователем 44 сигнала заднего фронта импульса, а на втором управляющем выходе 49 сигнал появляется с небольшой задержкой во времени. Поскольку на первом управляющем выходе 50 сигнал появляется на (M+1)-м такте, то для всех четырех кодов (M = 6) элемент И 46₅ сработает при наборе 0111 в счетчике 43.

В соответствии с видом полиномов g₁(x)-g₄(x) реализованы связи в вычислителе 16 синдрома (фиг. 9), который представляет собой схему деления на образующий полином. На элементах вычислителя 16 синдрома совместно с сумматором 15 по модулю два осуществляется и получение контрольных символов в режиме кодирования. Выходы 53 коммутатора 8 подключены к входам соответствующих сумматоров 63 по модулю два, а входы 40 группы управляющих входов через элементы И 62 реализуют схему деления на образующий полином кода, номер которого соответствует индексу входа 38 из группы управляющих входов, на котором появляется сигнал.

Поскольку длины кодов N₁ = 15, N₂ = 14, N₃ = 11, N₄ = 10, то в перестраиваемом регистре 17 памяти (фиг. 10) принятая кодовая комбинация с входа 53₁ подается на информационный вход D-триггера 68₁, с входа 53₂ - на информационный вход D-триггера 68₂ через элемент ИЛИ 67₁, с входа 53₃ - на информационный вход D-триггера 68₅ через элемент ИЛИ 67₂, с входа 53₄ - на информационный вход D-триггера 68₆, через элемент ИЛИ 67₃. В режиме кодирования сигнал задания режима работы подается на вход 12 устройства. Пусть на выходы 22 блока 3 выбора кода подан сигнал 0001, что означает, что для передачи сообщения применяется код длины N₄ = 10 с образующим полиномом g₄(x) = x⁴ + x + 1. При этом на выходах 40₄ и 40₅ кодера 6 полинома имеются сигналы, в перестраиваемом счетчике 7 подготовлен элемент И 46₄. Пусть с информационного входа 14 последовательно поступает комбинация информационных символов 111111. Эти информационные символы поступают через канальный коммутатор 9 на шину 10 подключения устройства к каналу связи и через сумматор 15 по модулю два и ключ 13 управления на информационный вход 61 вычислителя 16 синдрома, в котором в течение 6 тактов определяются контрольные символы. Затем на 7-м такте в ключе 13 управления открывается элемент И
58, RS-триггер 59 устанавливается в единичное состояние и открывается элемент И 60₁. Таким образом, в течение первых 6 тактов информационные символы 111111 с информационного входа 14 устройства поступают на второй информационный вход канального коммутатора 9 и через элементы ИЛИ 55 и И 56₁ на шину 10 подключения к каналу связи. Затем в течение следующих 4-х тактов сформированные в вычислителе 16 синдрома контрольные символы 1101 с информационного выхода 65₉ через сумматор 15 по модулю два, ключ 13 управления поступают на первый информационный вход 54 канального коммутатора 9 и через элементы ИЛИ 55 и И 56₁ на шину 10 подключения к каналу связи. Таким образом сформированная кодовая комбинация поступает в канал связи.

В режиме декодирования сигнал задания режима работы подается на вход 11 устройства. Пусть на входы 5 второй группы управляющих входов подан сигнал 0001, что означает, что для передачи сообщения применяется код длины N₄ = 10 с образующим полиномом g₄(x) = x⁴ + x = 1. При этом на выходах 40₄ и 40₅ кодера 6 полинома имеются сигналы, в коммутаторе 8 открыт элемент И 52₄, в перестраиваемом счетчике 7 подготовлен элемент И 46₄. Пусть на шину 10 подключения к каналу связи последовательно поступает кодовая комбинация 1111111101. Эта комбинация проходит через элемент И 56₂ канального коммутатора 9 на информационный вход коммутатора 8 и через элемент И 52₄ поступает на входы 53₄ вычислителя 16 синдрома и перестраиваемого регистра 17 памяти. За десять тактов генератора 18 эта комбинация записывается в D-триггеры 68₆-68₁₅ регистра 17, а в вычислителе 16 синдрома осуществляется деление полинома кодовой комбинации на образующий полином. На 10-м такте по заднему фронту сигнала на выходе элемента ИЛИ 47 перестраиваемого счетчика 7 формируется импульс опроса, который появляется на выходе 48. Так как на выходах 65₆-65₉ вычислителя 16 синдрома в этот момент появляются нули, то элемент И 20 открывается. Следовательно, на вход 66 регистра 17 памяти поступает сигнал и комбинация выдается получателю. Затем с задержкой, необходимой для считывания информации, с выхода 49 подается сигнал, который по соответствующим управляющим входам 49 устанавливает в нулевое состояние D-триггеры 64 вычислителя 16 синдрома и D-триггеры 68 перестраиваемого регистра 17 памяти.

Пусть на шину 10 подключения к каналу связи поступает комбинация с ошибкой 1111110101. В вычислителе 16 синдрома полином этой комбинации делится на образующий полином. Так как на выходах 65₆-65₉ вычислителя 16 синдрома к моменту опроса не появляются нули, то элемент И 20 не открывается. Следовательно, элементы И 69 регистра 17 не открываются и комбинация с выходов 19 не выдается получателю.

Временная диаграмма работы устройства для рассматриваемого примера приведена на фиг. 11.

Формула изобретения

Устройство адаптивного кодирования и декодирования, содержащее кодер полинома, перестраиваемый счетчик, коммутатор, канальный коммутатор, ключ управления, сумматор по модулю два, вычислитель синдрома, перестраиваемый регистр памяти, генератор тактовых импульсов, элементы И, ИЛИ-НЕ, при этом информационный вход устройства соединен с первым входом сумматора по модулю два и вторым информационным входом канального коммутатора, вход-выход которого соединен с канальным входом-выходом устройства, вход управления декодированием устройства соединен с первым управляющим входом канального коммутатора, вход управления кодированием устройства соединен со вторым управляющим входом канального коммутатора и первым управляющим входом ключа управления, группа управляющих выходов кодера полинома соединена с группой управляющих входов вычислителя синдрома, третий и первый управляющие выходы перестраиваемого счетчика соединены соответственно со вторым входом элемента И и вторым управляющим входом ключа управления, второй управляющий выход перестраиваемого счетчика соединен с управляющим входом вычислителя синдрома, третьим управляющим входом ключа управления и первым управляющим входом перестраиваемого регистра памяти, группа информационных выходов коммутатора соединена с группами информационных входов вычислителя синдрома и перестраиваемого регистра памяти, информационный выход канального коммутатора соединен с информационным входом коммутатора, второй и первый информационные выходы ключа управления соединены соответственно с информационным входом вычислителя синдрома и первым информационным входом канального коммутатора, выход сумматора по модулю два соединен с информационным входом ключа управления, группа информационных выходов вычислителя синдрома соединена с входами схемы ИЛИ-НЕ, а последний из этой группы выход соединен со вторым входом сумматора по модулю два, группа информационных выходов перестраиваемого регистра памяти соединена с группой информационных выходов устройства, выход генератора тактовых импульсов соединен с тактовыми входами перестраиваемого счетчика, вычислителя синдрома и перестраиваемого регистра памяти, выход элемента ИЛИ-НЕ соединен с первым входом элемента И, выход которого соединен со вторым управляющим входом перестраиваемого регистра памяти, отличающееся тем, что в него дополнительно введены блок оценки состояния канала, блок выбора кода, группа элементов ИЛИ, при этом вход управления кодированием устройства соединен с управляющим входом блока выбора кода, входы второй группы управляющих входов устройства соединены с первыми входами группы элементов ИЛИ, первая группа управляющих входов устройства соединена с первой группой управляющих входов блока оценки состояния канала, группа выходов которого соединена с группой входов блока выбора кода, выходы группы управляющих выходов которого соединены с входами второй группы управляющих входов блока оценки состояния канала и со вторыми входами группы элементов ИЛИ, управляющий выход блока выбора кода соединен с управляющим входом блока оценки состояния канала, выходы группы схем ИЛИ соединены с входами групп управляющих входов кодера полинома, перестраиваемого счетчика и коммутатора.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14