Преобразователь последовательного двоичного кода в параллельный код

 

Изобретение относится к вычислительной технике и предназначено для выполнения операции преобразования последовательного двоичного кода в параллельный код. Техническим результатом является расширение функциональных возможностей преобразователя путем обеспечения возможности программирования длины преобразования, формирования сигналов контроля, увеличения длительности времени готовности и формирования сигнала готовности за счет обнаружения паузы по отсутствию сдвиговых импульсов битовой синхронизации с помощью программируемого порога. Устройство содержит сдвиговый регистр, счетчик битов, буферный регистр, компаратор, обнаружитель паузы, блок контроля, формирователь импульсов записи информации в буферный регистр. 4 ил.

Изобретение относится к области вычислительной техники и предназначено для выполнения операции преобразования последовательного двоичного кода (слова, сообщения) с программируемой длиной в параллельный двоичный код с формированием сигналов информационной ошибки (или сбоя) при четном числе единиц в преобразуемом коде, сбоя битовой синхронизации при отклонении от установленной длины преобразования и готовности (окончания преобразования) за счет обнаружения паузы с программируемым порогом и может быть использовано при построении устройств для ввода информации типа [1] и контроллеров локальной сети (КЛС), например КЛС на основе ГОСТ 18977-79 и РТМ 1495-75 по протоколам, являющихся правилами обмена информацией [1, с.57-64] между станциями локальной сети (СЛС) по мультиплексной и/или раздельным линиям связи сообщениями (последовательными двоичными кодами длины 16 или 24 или 32 бит младшими разрядами вперед и старшим разрядом контроля четности количества единиц в младших разрядах), разделенных между собою паузами длительностью (4-40) периодов Т частоты следования импульсов битовой синхронизации передачи сообщения.

В составе современной СЛС можно выделить (см., например, в [2] на с. 221, рис. 5.9) КЛС (содержит устройство для ввода информации типа [1]), устройство для вывода информации и устройство управления обменом (УУО) и синхронизацией (блок связи с подсистемой) для взаимосинхронизации и управления КЛС в целом), электронную вычислительную машину (ЭВМ), содержащую процессор (однокристальную ЭВМ) и комбинированную память (в общем случае содержит ОЗУ - оперативное запоминающее устройство, ДОЗУ - двухпортовое ОЗУ, ПЗУ - постоянное запоминающее устройство и РПЗУ- репрограммируемое ПЗУ), и системную магистраль (Q-BUS или ISA или VME, либо другую) для обмена информацией между составными частями СЛС под управлением ЭВМ с помощью УУО. В общем случае постоянными составными частями устройства для ввода информации являются приемник (одноканальный или многоканальный), декодер для формирования последовательного двоичного кода и сдвиговых импульсов битовой синхронизации и преобразователь последовательного двоичного кода в параллельный код (блок бита/слова), а устройство для вывода информации в каждом канале содержит преобразователь параллельного двоичного кода в последовательный код (блок слова/сообщения), кодер и передатчик.

Для рационального распределения в СЛС функций между аппаратно-программными средствами преобразователь последовательного двоичного кода в параллельный код (как составная часть КЛС, входящая в СЛС) должен с помощью УУО гибко управляться от ЭВМ и быть максимально инвариантным как к типу системной магистрали, так и к протоколам локальной сети, т.е. при совершенствовании КЛС варьируемыми частями должны быть в основном УУО, приемники, передатчики, кодеры и декодеры.

Следует отметить, что в настоящее время непосредственно сама операция преобразования последовательного двоичного кода в параллельный код технически реализуется тривиально, в частности на простейшем регистре типа 1533ИР8 с последовательным входом и параллельным байтовым выходом, или универсальном байтовом регистре типа 1533ИР24 для двунаправленного обмена информацией как последовательными, так и параллельными кодами - см., например, [3, с. 103].

Однако в КЛС каждой операции приема сообщения должна предшествовать процедура обнаружения паузы для подготовки устройства для ввода информации к выполнению очередной операции преобразования, а процесс выполнения каждой операции следует контролировать (например, формировать сигналы информационной ошибки (или сбоя) при четном числе единиц в преобразуемом коде и сбоя битовой синхронизации при отклонении от установленной длины преобразуемого кода).

В этой связи создание простого преобразователя последовательного двоичного кода в параллельный код с широкими функциональными возможностями, обеспечивающими гибкую управляемость от ЭВМ при максимальной независимости как от типа системной магистрали и способов обмена информацией между ЭВМ и составными частями КЛС, так и протоколов локальной сети, представляет, на наш взгляд, актуальную техническую задачу, разрешение которой позволит повысить качество разрабатываемых КЛС (в том числе и устройств типа [1]), поддерживающих в локальной сети при минимальных аппаратурных затратах высокую достоверность функционирования при обмене последовательными двоичными кодами с фиксированной или программируемой длиной.

Достоверность функционирования - свойство цифрового устройства, характеризующее способность средств контроля признать выходной результат работы устройства правильным или ошибочным с помощью аппаратно-программных средств контроля [4, с.6], обеспечивающих его контролепригодность. Контролепригодность - свойство устройства, обуславливающее приспособленность контроля его технического состояния в процессе изготовления и эксплуатации [4, с. 153]. Именно контролепригодность дает возможность получить на практике необходимую достоверность функционирования систем передачи, обработки информации и управления [5, с. 12], которые в современной аппаратуре являются также абонентами (станциями) локальных сетей.

Основным недостатком известных преобразователей [6-9] для применения их в современном КЛС является ограниченность или узкая специализация их функциональных возможностей.

Действительно, n-разрядный преобразователь [6] функционально эквивалентен регистру типа 1533ИР8, (n+2)-разрядный преобразователь [8] функционально также эквивалентен регистру 1533ИР8 за исключением того, что в нем два старших разряда используются для контроля битовой синхронизации при приеме n-разрядного кода, а преобразователи [7] и [9] узко специализированы, поскольку преобразователь [7] предназначен для преобразования в параллельный код последовательного комбинированного кода, а преобразователь [9] - для преобразования последовательного двоичного кода в двоично-десятичный код.

Из известных технических решений наиболее близким к предлагаемому является преобразователь последовательного двоичного кода в параллельный код, входящий в состав устройства [1] и содержащий n-разрядные регистр сдвига и буферный регистр параллельного кода, счетчик битов, триггер, элемент И-НЕ, вход последовательного двоичного кода, соединенный с информационным входом регистра сдвига, вход сдвиговых импульсов битовой синхронизации, соединенный с синхровходом регистра сдвига и счетным входом счетчика битов, выход переполнения которого соединен с входом установки триггера и входом записи буферного регистра, кодовый выход параллельного кода, являющийся выходом буферного регистра, кодовый вход которого соединен с кодовым выходом регистра сдвига, вход сброса готовности, соединенный с входами сбросов буферного регистра и триггера, тактовый вход, соединенный с первым входом элемента И-НЕ, и выход сигнала готовности, соединенный с выходом триггера и вторым входом элемента И-НЕ, выход которого соединен с входами сброса регистра сдвига и счетчика битов.

Преобразователь устройства [1] работает следующим образом.

Перед началом выполнения очередной операции преобразования он находится в исходном состоянии (в режиме паузы) - регистр сдвига, буферный регистр, счетчик битов и триггер сброшены в нулевые состояния.

При поступлении последовательная информация передается в регистр сдвига по сдвиговым импульсам битовой синхронизации, которые подсчитываются счетчиком битов. Если регистр сдвига полон, то счетчик битов формирует сигнал переполнения, являющийся импульсом начала паузы, по которому содержимое регистра сдвига пересылается в буферный регистр и устанавливается триггер, выставляющий сигнал готовности для передачи результата операции (содержимого буферного регистра) в ЭВМ в течение времени готовности Т1г<Тп, где Тп - длительность паузы, находящаяся в пределах от 4Т до 40Т периодов Т частоты следования сдвиговых импульсов битовой синхронизации. По сигналу готовности через элемент И-НЕ проходят тактовые импульсы и сбрасывают регистр сдвига и счетчик битов, а ЭВМ после считывания результата операции устанавливает преобразователь в исходное состояние сбросом буферного регистра и триггера импульсом с входа сброса готовности. Следовательно, ЭВМ в течение времени готовности длительностью 40Т>Т1г>3Т (1) должна выполнить все операции обмена с устройством, которое будет готово к выполнению следующей операции только по окончании импульса сброса готовности от ЭВМ.

Основным недостатком преобразователя [1] является ограниченность его функциональных возможностей (отсутствует возможность программирования длины преобразуемого кода, контроля функционирования преобразователя, относительно малое время готовности Т1г (1)) и потеря им управляемости на неопределенное время при сбое битовой синхронизации, особенно в сторону уменьшения от искомой длины преобразования, поскольку сигнал готовности (паузы) вырабатывается по переполнению счетчика битов, а не по реальному отсутствию сдвиговых импульсов битовой синхронизации. Легко видеть, что при установленном триггере поступающая на преобразователь последовательная информация полностью теряется, поскольку по сигналу готовности и тактовым импульсам элемент И-НЕ постоянно сбрасывает регистр сдвига и счетчик битов.

Предлагаемым изобретением решается задача комплексного расширения функциональных возможностей преобразователя за счет обеспечения возможности программирования длины преобразования, формирования сигналов контроля (информационной ошибки (или сбоя) при четном числе единиц в преобразуемом коде и сбоя битовой синхронизации при отклонении от установленной длины преобразования), увеличения времени готовности, формирования сигнала готовности за счет обнаружения паузы по отсутствию сдвиговых импульсов битовой синхронизации с помощью программируемого порога, а также за счет обеспечения независимости кодового выхода параллельного кода как от типа системной магистрали ЭВМ, так и протоколов локальной сети.

Для достижения этого технического результата в преобразователь последовательного двоичного кода в параллельный код, содержащий регистр сдвига, счетчик битов, буферный регистр, кодовый выход параллельного кода, являющийся кодовым выходом буферного регистра, кодовый вход которого соединен с кодовым выходом регистра сдвига, выход сигнала готовности и входы последовательного двоичного кода, сдвиговых импульсов битовой синхронизации, тактовых импульсов и сброса готовности, дополнительно введены компаратор, обнаружитель паузы, блок контроля, формирователь импульсов записи информации в буферный регистр, вход начального сброса, входы разрешения байтовых выходов буферного регистра, соединенные с управляющими входами буферного регистра, содержащего К байтовых регистров, входы разрешения выходов которых раздельно соединены с управляющими входами буферного регистра, информационные входы байтовых регистров которого соединены соответствующим образом с его кодовым входом (например, при К=4 и байтовом кодовом входе линии байтового входа соединены с информационными входами всех байтовых регистров (а при двухбайтовом кодовом входе линии младшего байта кодового входа соединены с информационными входами первого (младшего) и третьего байтовых регистров, а линии старшего байта кодового входа соединены с информационными входами второго и четвертого (старшего) байтовых регистров), выходы сигналов информационной ошибки при четном числе единиц в преобразуемом коде и сбоя при отклонении битовой синхронизации от установленной длины преобразования, соединенные с первым и вторым выходами блока контроля соответственно, m-разрядный (где m определяется разрядностью n=8К выходного регистра так, что 2 в степени (m-1) равно n), программируемый кодовый вход длины преобразования, соединенный с одним из информационных входов компаратора, другой информационный вход которого соединен с m-разрядным кодовым выходом счетчика битов и кодовым входом формирователя импульсов, выходы которого соединены с входами записи информации в байтовые регистры буферного регистра в соответствии с подключением информационных входов байтовых регистров к кодовому выходу регистра сдвига, программируемый кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя паузы, первый выход которого является выходом сигнала готовности преобразователя, вход последовательного двоичного кода которого соединен с информационным входом регистра сдвига и первым информационным входом блока контроля, второй информационный вход которого соединен с выходом компаратора, вход сдвиговых импульсов битовой синхронизации преобразователя соединен с синхровходом регистра сдвига, суммирующим счетным входом счетчика битов и первыми импульсными входами формирователя импульсов, блока контроля и обнаружителя паузы, второй импульсный вход которого соединен с входом тактовых импульсов преобразователя, вход начального сброса и вход сброса готовности которого соединены соответственно с первым и вторым входами сброса обнаружителя паузы, второй выход которого соединен с вторыми импульсными входами формирователя импульсов и блока контроля, первый вход установки которого соединен с третьим выходом обнаружителя паузы, который содержит два импульсных входа, два входа сброса, четыре выхода, первый триггер, вычитающий счетчик, три элемента ИЛИ, два элемента ИЛИ-НЕ и кодовый вход, который соединен с информационным входом вычитающего счетчика, инверсный асинхронный вход загрузки которого соединен с первым импульсным входом обнаружителя, второй импульсный вход которого соединен с первым входом первого элемента ИЛИ, первый вход сброса обнаружителя соединен с первым входом первого элемента ИЛИ-НЕ и асинхронным входом сброса вычитающего счетчика, информационные выходы старших разрядов которого соединены с входами второго элемента ИЛИ, выход которого соединен с первыми входами второго элемента ИЛИ-НЕ и третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ и счетным входом вычитающего счетчика, информационный выход младшего разряда которого соединен с вторым входом второго элемента ИЛИ-НЕ, первый выход обнаружителя соединен с выходом первого триггера, инверсный вход установки которого соединен с выходом третьего элемента ИЛИ и вторым выходом обнаружителя, второй вход сброса которого соединен с вторым входом первого элемента ИЛИ-НЕ, выход которого соединен с инверсным входом сброса первого триггера и третьим выходом обнаружителя, четвертый выход которого соединен с вторым входом первого элемента ИЛИ, выходом второго элемента ИЛИ-НЕ, входом сброса счетчика битов и вторым входом установки блока контроля, который содержит два информационных входа, два импульсных входа, два входа установки, два выхода, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, второй, третий и четвертый триггеры с инверсными входами сброса и установки, и шину ЛОГИЧЕСКОЙ 1, соединенную с входами сброса второго и третьего триггеров и входом установки четвертого триггера, причем первый информационный вход блока контроля соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом второго триггера, выход которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и информационным входом третьего триггера, выход которого является первым выходом блока контроля, второй информационный выход которого соединен с инверсным выходом четвертого триггера, информационный вход которого соединен с вторым информационным входом блока контроля, первый импульсный вход которого соединен с синхровходом второго триггера, второй импульсный вход блока контроля соединен с синхровходами третьего и четвертого триггеров, вход установки третьего триггера и вход сброса четвертого триггера соединены с первым входом установки блока контроля, второй вход установки которого связан через элемент НЕ с входом установки второго триггера.

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение компаратора, обнаружителя паузы, блока контроля, формирователя импульсов записи информации в буферный регистр, входов разрешения байтовых выходов буферного регистра, программируемых кодовых входов длины преобразования и обнаружения паузы и выходов информационной ошибки при четном числе единиц в преобразуемом коде и сбоя битовой синхронизации при отклонении от установленной длины преобразования) предлагаемого преобразователя, которые (по сравнению с прототипом) комплексно расширяют его функциональные возможности, позволяющие использовать его при построении КЛС, поддерживающих с высокой достоверностью в локальной сети обмен последовательными двоичными кодами с фиксированной в одноканальном или программируемой длиной преобразования в многоканальном КЛС с вводом последовательной информации от каналов с различными характеристиками в режиме разделения во времени.

На фиг.1 - 4 приведена функциональная схема преобразователя последовательного двоичного кода в параллельный код при реализации его, в частности, при К=4 (т.е. при n=32), m=6 и байтовом регистре сдвига в библиотеке элементов интегральных схем серий типа 533 и/или 1533.

Преобразователь последовательного двоичного кода в параллельный код (фиг.1) содержит байтовый регистр 1 сдвига, счетчик 2 битов, буферный регистр 3, образованный К=4 байтовыми регистрами, выходы которых образуют n=32-разрядный кодовый выход параллельного кода преобразователя, а информационные входы байтовых регистров объединены между собой и соединены с кодовым выходом регистра 1, компаратор 4, обнаружитель 5 паузы, блок 6 контроля, формирователь 7 импульсов записи информации в регистр 3, вход 8 последовательного двоичного кода, вход 9 сдвиговых импульсов битовой синхронизации, вход 10 тактовых импульсов, вход 11 начального сброса, вход 12 сброса готовности, первый 13, второй 14, третий 15 и четвертый 16 выходы обнаружителя 5, выход 13 которого является выходом сигнала готовности преобразователя, первый 17 и второй 18 выходы блока 6, являющиеся выходами с преобразователя соответственно сигналов информационной ошибки при четности количества единиц в преобразуемом коде и сбоя битовой синхронизации при отклонении от установленной длины преобразования, входы разрешения байтовых выходов регистра 3, соединенные с управляющими входами разрешения выходов байтовых регистров буферного регистра 3, m=6-разрядный программируемый кодовый вход длины преобразования, соединенный с одним из информационных входов компаратора 4, другой информационный вход которого соединен с m=6-разрядным кодовым выходом счетчика 2 и кодовым входом формирователя 7, выходы которого раздельно соединены с входами записи информации в байтовые регистры буферного регистра 3, и программируемый кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя 5, первый импульсный вход которого соединен с первыми импульсными входами блока 6 и формирователя 7, синхровходом регистра 1, суммирующим счетным входом счетчика 2 и входом 9 сдвиговых импульсов битовой синхронизации преобразователя, вход 8 последовательного двоичного кода которого соединен с информационным входом регистра 1 и первым информационным входом блока 6, второй информационный вход которого соединен с выходом компаратора 4, вход 10 тактовых импульсов преобразователя соединен с вторым импульсным входом обнаружителя 5, первый и второй входы сброса которого соединены с входом 11 начального сброса и входом 12 сброса готовности преобразователя соответственно, второй выход 14 обнаружителя 5 соединен с вторыми импульсными входами блока 6 и формирователя 7, третий выход 15 обнаружителя 5 соединен с первым входом установки блока 6, второй вход установки которого соединен с входом сброса счетчика 2 и четвертым выходом 16 обнаружителя 5.

Обнаружитель 5 (фиг.2) содержит два импульсных входа 9 и 10, два входа 11 и 12 сброса, четыре выхода 13-16, первый триггер 19, вычитающий счетчик 20, три элемента ИЛИ 21-23, первый 24 и второй 25 элементы ИЛИ-НЕ и кодовый вход, который соединен с информационным входом вычитающего счетчика 20, инверсный асинхронный вход загрузки которого соединен с первым импульсным входом 9 обнаружителя 5, второй импульсный вход 10 которого соединен с первым входом первого элемента 21 ИЛИ, первый вход 11 сброса обнаружителя 5 соединен с первым входом первого элемента 24 ИЛИ-НЕ и асинхронным входом сброса вычитающего счетчика 20, информационные выходы старших разрядов которого соединены с входами второго элемента 22 ИЛИ, выход которого соединен с первыми входами второго элемента 25 ИЛИ и третьего элемента 23 ИЛИ, второй вход которого соединен с выходом первого элемента 21 ИЛИ и счетным входом вычитающего счетчика 20, информационный выход младшего разряда которого соединен с вторым входом второго элемента 25 ИЛИ-НЕ, первый выход 13 обнаружителя 5 соединен с выходом первого триггера 19, инверсный вход установки которого соединен с выходом третьего элемента 23 ИЛИ и вторым выходом 14 обнаружителя 5, второй вход 12 сброса которого соединен с вторым входом первого элемента 24 ИЛИ-НЕ, выход которого соединен с инверсным входом сброса первого триггера 19 и третьим выходом 15 обнаружителя 5, четвертый выход 16 которого соединен с вторым входом первого элемента 21 ИЛИ и выходом второго элемента 25 ИЛИ-НЕ.

Блок 6 контроля (фиг.3) содержит первый 8 и второй информационные входы, первый 9 и второй 14 импульсные входы, первый 15 и второй 16 входы установки, первый 17 и второй 18 выходы, элемент 26 ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент 27 НЕ, второй 28, третий 29 и четвертый 30 триггеры с инверсными входами сброса и установки и шину ЛОГИЧЕСКОЙ 1, соединенную с входами сброса второго 28 и третьего 29 триггеров и входом установки четвертого триггера 30, причем первый информационный вход 8 блока 6 соединен с первым входом элемента 26 ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом второго триггера 28, выход которого соединен с вторым входом элемента 26 ИСКЛЮЧАЮЩЕЕ ИЛИ и информационным входом третьего триггера 29, выход которого является первым выходом 17 блока 6, второй информационный выход 18 которого соединен с инверсным выходом четвертого триггера 30, информационный вход которого соединен с вторым информационным входом блока 6, первый импульсный вход 9 которого соединен с синхровходом второго триггера 28, второй импульсный вход 14 блока 6 соединен с синхровходами третьего 29 и четвертого 30 триггеров, вход установки третьего триггера 29 и вход сброса четвертого триггера 30 соединены с первым входом 15 установки блока 6, второй вход 16 установки которого связан через элемент 27 НЕ с входом установки второго триггера 28.

Возможный вариант реализации формирователя 7 импульсов записи информации в регистр 3 (фиг.4) содержит m=6-разрядный кодовый вход, первый 9 и второй 14 импульсные входы, группу из четырех импульсных выходов, четыре элемента 2И-2И-ИЛИ 31-34 (каждый из этих элементов может быть реализован, например, на трех элементах 2И-НЕ), элемент 35 И-НЕ, три элемента ИЛИ-НЕ 36-38, два элемента НЕ 39 и 40 и четыре элемента И 41-44.

При реализации преобразователя (фиг.1-4) в библиотеке элементов интегральных схем (ИС) серии 533 и/или 1533 можно выполнить: регистр 1 - на одной ИС ИР8 (байтовый регистр с последовательным вводом по фронтам сдвиговых импульсов битовой синхронизации и параллельным кодовым выводом и инверсным асинхронным сбросом, соединенным с шиной логической единицы преобразователя, вход последовательного двоичного кода которого соединен с двумя информационными входами микросхемы ИР8 регистра 1, функционирующими по И); счетчик 2 (или 20) - на двух (или одной) ИС ИЕ7 (ИС ИЕ7 - реверсивный 4-разрядный счетчик с асинхронным прямым входом сброса и асинхронным инверсным входом загрузки с параллельных информационных входов и суммирующим (+1) и вычитающим (-1) счетными входами, обеспечивающими функционирование по фронтам действующих на них счетных импульсов), причем суммирующий счетный вход у микросхемы ИЕ7 счетчика 20 и вычитающие счетные входы и асинхронные инверсные входы загрузки у обеих микросхем ИЕ7 счетчика 2 соединены с шиной логической единицы преобразователя; регистр 3 - на четырех ИС ИР23 (ИС ИР23 представляет собой байтовый регистр с синхронной записью информации по фронту импульса записи и с разрешением байтового выхода инверсным управляющим сигналом); компаратор 4 - на двух ИС СП1; триггеры 19, 28-30 - на двух ИС ТМ2, каждая из которых содержит два D-триггера с прямыми и инверсными выходами и раздельными информационными входами, синхровходами по фронтам, асинхронными инверсными входами сброса и установки, причем у первого D-триггера 19 информационный вход и синхровход соединены с шиной логической единицы преобразователя; остальные составные части преобразователя - на комбинационных элементах соответствующих ИС.

Далее описание функционирования преобразователя осуществляется с помощью системы положений и обозначений, определенных в следующих пунктах.

1. Используется модифицированный язык описания Булевых (логических) функций ABEL, в котором операторы КОНЪЮНКЦИИ, ДИЗЪЮНКЦИИ, ИНВЕРСИИ и ИСКЛЮЧАЮЩЕЕ ИЛИ имеют обозначения "&", "#", "!", "$" соответственно. Например, Z26= Х8 $ Z28 означает операцию ИСКЛЮЧАЮЩЕЕ ИЛИ, выполняемую элементом 26 (фиг. 3) над переменными Х8 и Z28. Кроме того, исходные (X), результирующие (Y) и промежуточные (Z) инверсные переменные обозначим с помощью буквы N, эквивалентной оператору "!" инверсии, например NCX9=!CX9 (или NCX10=!CX10) - сдвиговые импульсы битовой синхронизации (или тактовые импульсы), поступающие на вход 9 (или 10) преобразователя в инверсном виде, т.е. на входе j=9 (или 10) при NCXj=1 импульс отсутствует, а при NCXj=0 действует; NCZ21=NCX10 # Y16 означает, что на выходе элемента 21 ИЛИ (фиг.2) формируется инверсный импульс NCZ21 по МСХ10 при Y16=0.

2. Коды на выходах регистра 1, счетчика 2, регистра 3, счетчика 20 и программируемых кодовых входах компаратора 4 и обнаружителя 5 обозначим (см. фиг. 1, 2) соответственно через GD(7:0)=GD7 GD6...GD0, С(5:0)=С5 С4...С0, D(31:0)=D31 D30...D0, СР(3:0)=СРЗ СР2 СР1 СР0, F(5:0)=F5 F4...F0 и Р(3:0)=Р3 Р2 Р1 Р0), где (GD0, C0, D0, СР0, F0, Р0) младшие, a (GD7, С5, D31, СР3, F5, Р3) старшие разрядные цифры (0 или 1) этих кодов.

3. Как инверсные переменные сигналы NE0, NE1, NE2, NE3 на управляющих входах регистра 3 обозначены в качестве компонент вектора (кода) NE(3:0)=NE3 NE2 NE1 NE0, которые нулевыми значениями разрешают байтовые выходы регистра 3.

4. В зависимости от разрядности (например, р=32 или р=16 или р=8) шины данных системной магистрали (СМ) станции локальной сети (СЛС) байтовые выходы D(31:24), D(23:16), D(15:8), D(7:0) регистра 3 при р=32 независимы и разрешаются одновременно при NE3=NE2=NE1=NE0=0; при р=16 объединены попарно байтами (T. e. D(31: 24)=D(15:8), D(23:16)=D(7:0) и разрешаются выходы или старшего слова D(32:16) при NE3#NE2# !(NE1&NE0)=0, либо младшего слова D(15: 0) при !(NE3&NE2) # NE1#NE0=0; а при р=8 байтовые выходы объединены поразрядно, т.е. D(31:24)=D(23:16)=D(15:8)=D(7:0) и могут быть разрешены выходы только одного из байтов кода D(31:0), за счет активизации (в процессе побайтного чтения кода D(31:0)) только одного из сигналов вектора NE(3:0). В этой связи предлагаемый преобразователь оказывается практически независимым от типа СМ СЛС.

5. Формирователь 7 вырабатывает векторный сигнал CW(3:0)=CW3 CW2 CW1 CW0 импульсов записи кода GD(7:0) по фронтам последовательно, начиная с импульса записи CWO в регистр младшего байта D(7:0).

6. На входе 8 сигнал последовательного двоичного кода обозначим через Х8, на входах 9 и 10 инверсные импульсные сигналы - через NCX9, NCX10, а на входах 11 и 12 импульсы начального сброса и сброса готовности - через СХ11 и СХ12 соответственно. Формируемые на выходах 13,14, 15 и 16 сигналы обнаружителем 5 - соответственно через Y13, NCY14, NCY15 и Y16, а на выходах 17 и 18 блока 6 - соответственно через Y17 и Y18. Кроме того, формируемые внутри составных частей преобразователя прямые и инверсные статические (или импульсные) сигналы обозначим через Zj и NZj (или CZj и NCZj) соответственно, где j - номер элемента, вырабатывающий соответствующий сигнал, например, элементы 38 и 44 формирователя 7 (фиг.4) вырабатывают импульсные сигналы CZ38 и CZ44 соответственно.

7. Компаратор 4 непрерывно сравнивает коды F(5:0) и С(5:0) и формирует на выходе результирующую переменную Y4 согласно выражениям Y4=0 при F(5:0) не равном С(5:0), (2) Y4=1 при F(5:0) равном С(5:0). (3) 8. Под фронтом или спадом любого сигнала (прямого или инверсного) понимается смена логического значения этого сигнала из "0" в "1" или из "1" в "0" соответственно.

9. Под установкой (или сбросом), например, триггера 19 обнаружителя 5 (фиг.2) понимается переключение этого триггера в " 1" (или "0").

10. В процессе функционирования обнаружитель 5 вырабатывает сигнал Y13 готовности (прерывания ЭВМ через УУО КЛС) и сигнал Y16 паузы так, что можно выделить следующие четыре режима работы преобразователя РР0 ожидания (холостого хода) при Y13Y16=01, (4) РР1 преобразования при Y13Y16=00, (5) РР2 готовности при Y13Y16=11, (6) РР3 преобразования и готовности при Y13 Y16=10. (7)
С учетом принятой системы положений и обозначений опишем сначала функционирование преобразователя в целом как конечного автомата с памятью, а затем работу его составных частей.

Исходным состоянием преобразователя является режим РР0 (4). В этом режиме сигналом Y16=1 паузы счетчик 2 зафиксирован в нуле "000000", триггер 28 установлен сигналом NZ27=!Y16=0, в регистре 3 содержится результат, обусловленный предысторией функционирования преобразователя, триггер 19 сброшен, триггер 29 установлен (выставляет сигнал сбоя Y17=1 входного кода), а триггер 30 сброшен (выставляет сигнал Y18=1 сбоя битовой синхронизации), причем сброс триггера 19 и перевод триггеров 29 и 30 в состояния сбоев был осуществлен ранее по инверсному импульсу
NCY15=!(XC11#XC12), (8)
сформированному на выходе 15 обнаружителя 5 или по импульсу ХС11 (при включении аппаратуры), или по импульсу ХС12, который ЭВМ формирует по сигналу готовности Y13. Каждая операция преобразования начинается при Y16=1 с поступлением на преобразователь сигнала Х8 последовательного двоичного кода и инверсных сдвиговых импульсов NCX9 битовой синхронизации, число которых "F" для корректного выполнения операции должно быть не менее двух и не более 32 и точно определяться программируемым кодом F(5:0) длины преобразования по формуле
F=F0+2F1+4F2+8F3+16F4+32F5. (9)
По началу первого из последовательности F импульсов NCX9 обнаружитель 5 переключает сигнал Y16 с "1" в "0" и начинается процесс выполнения операции преобразования так, что по последовательности F (9) импульсов NCX9 в регистре 1 последовательно формируются байты (начиная с младшего) входного преобразуемого кода Х8, а формирователь 7, например, при F>24 последовательно формирует импульсы CW0 (по 9-му NCX9), CW1 (по 17-му NCW9) и CW2 (по 25-му NCX9) записи информации соответственно в первый (младший), второй и третий байтовые регистры буферного регистра 3 по фронтам (т.е. по спадам соответствующих NCX9). Каждая операция преобразования заканчивается формированием обнаружителем 5 импульса NCY14 начала паузы, по которому формирователь 7, в зависимости от числа F (9), формирует один из импульсов вектора CW(3:0) так, что формируется: CW0 при F<9; CW1 при F>9 и меньшем или равным 16; CW2 при F>16 и меньшем или равным 24; CW3 при F>24. Кроме того, по импульсу NCY14=0 непосредственно устанавливается триггер 19 и выставляет сигнал Y13=1 готовности, а по фронту импульса NCY14 триггеры 29 и 30 устанавливаются в состояния формирования выходных сигналов Y17 и Y18 согласно выражениям
Y17=Z28 (в момент фронта NCY14), (10)
Y18=!Y4 (в момент фронта NCY14), (11)
счетчик 20 переходит в состояние "000000", обнаружитель 5 выставляет сигнал Y16=1 паузы и преобразователь переходит в режим РР2 (6).

Далее функционирование преобразователя в целом во времени заключается в последовательном чередовании режимов его работы, например, РР0, РР1, РР2, РР3, РР1, РР2, РР3, РР1 и т.п., так что переход в РР0 может быть осуществлен из любого режима по импульсу СХ11 начального сброса, либо из режима РР2 по импульсу СХ12; переход в РР1 - или из РР0 по первому импульсу NCX9 (каждый импульс NCX9 переводит счетчик 20 из любого состояния в состояние "Р3Р2Р1Р0", определяемое кодом Р(3:0)), либо из РР3 по импульсу NCY15=!CX12 как инверсии входного импульса СХ12; переход из РР2 в РР3 по импульсу NCX9.

В начале выполнения режима РР3 (7) регистр 1, счетчик 2 и формирователь 7 заняты выполнением текущей операции преобразования, а в регистре 3 содержится результат предыдущей операции. Для исключения потери результата предыдущей операции его необходимо считать ЭВМ до записи из регистра 1 в регистр 3 каждого байта, сформированного в процессе выполнения текущей операции преобразования, а затем перевести преобразователь в режим РР2 по импульсу СХ12=1.

Функционирование отдельных составных частей преобразователя заключается в следующем.

Регистр 1 по фронту каждого сдвигового импульса NCX9 битовой синхронизации осуществляет прием очередного бита Х8 входного последовательного двоичного кода со сдвигом вправо. Через каждые восемь импульсов NCX9 (после начала выполнения операции) на выходе регистра формируется (начиная с младшего байта) соответствующий байт GD(7:0) результата операции.

Счетчик 2 по сигналу Y16=1 паузы зафиксирован в состоянии С(5:0)=000000, а при Y16=0 по фронту каждого импульса NCX9 содержимое счетчика 2 увеличивается на "1".

В буферном регистре 3 каждый байтовый регистр j=0,1,2,3 по сигналам CWj и NEj функционирует так, что с регистра 1 код GD(7:0) заносится в регистр j по фронту импульса CWj и снимается с байтового выхода этого регистра только при NEj= 0, поскольку при NEj=l байтовый выход регистра j находится в высокоимпедансном состоянии (запрещен).

Компаратор 4 вырабатывает сигнал Y4 как комбинационное устройство согласно выражениям (2) и (3).

Обнаружитель 5 (фиг.2) вырабатывает инверсный импульс NCY14 начала паузы по формуле
NCY14=NCX10 # Y16 # СРЗ # СР2 # СР1, (12)
инверсный импульс NCY15 согласно (8), сигнал Y16 паузы по формуле
Y16=!(СРЗ # СР2 # СР1 # СРО) (13)
и триггерный сигнал Y13 готовности, устанавливаемый и сбрасываемый по импульсам NCY14 (12) и NCY15 (8) соответственно. Из фиг.2 и выражений (12), (13) следует, что импульс NCY14 вырабатывается по импульсу NCX10 при нахождении счетчика 20 в состоянии СР(3:0)=0001, а сигнал Y16=1 выставляется при нахождении счетчика 20 в состоянии "0000". В этом состоянии счетчик 20 может быть зафиксирован импульсом СХ11=1 начального сброса. При СХ11=0 счетчик 20 по коду Р(3:0) и инверсным импульсам NCX9 и инверсным импульсам
NCZ21=NCX10#Y16, (14)
вырабатываемым элементом 21, функционирует следующим образом.

Каждым импульсом NCX9=0 счетчик 20 фиксируется в состоянии СР(3:0)=Р(3: 0), которое определяет порог Р обнаружения как число согласно выражению
Р=Р0+2Р1 +4Р2+8Р3. (15)
При наступлении паузы в передаче подача на преобразователь импульсов NCX9 прекращается и при Y16=0 элемент 21 формирует ровно Р (15) импульсов NCZ21= NCX10 (отсчитываются от последнего импульса NCX9), по фронту каждого из которых содержимое счетчика 20 уменьшается на "1", а по импульсу Р этой последовательности формируется импульс NCY14=NCX10 (12) начала паузы, по окончании которого счетчик 20 переходит в состояние "0000" и обнаружитель 5 выставляет сигнал Y16=1 паузы, запрещая формирование сигнала NCZ21 (14). В состоянии "0000" счетчик 20 остается до поступления на преобразователь очередной последовательности F (9) сдвиговых импульсов NCX9 битовой синхронизации. В этой связи порог обнаружения Р (15) и частоту fl0=kf9 тактовых импульсов NCX10 (где k - коэффициент пропорциональности, больший "1"; f9 - частота следования сдвиговых импульсов NCX9 битовой синхронизации) необходимо выбирать из условия
2/f9>P/fl0>l/f9=T (16)
вариацией двух чисел k>1 и Р>2 при временном пороге обнаружения паузы. То=P/fl0=P/(k f9)=Т (P/k).

Блок 6 по входным информационным сигналам Х8 и Y4, импульсным сигналам NXC9, NCY14 и NCY15 и сигналу Y16 паузы функционирует следующим образом. Перед началом каждой операции преобразования триггер 28 установлен сигналом NZ27= ! Y16= 0, триггер 29 установлен, а триггер 30 сброшен, причем перевод триггеров 29 и 30 в указанные состояния был проведен ранее по инверсному импульсу NCY15 (8). В течение времени преобразования по фронту каждого импульса NCX9 триггер 28 при Х8=1 переключается в противоположное состояние Z26= Х8 $ Z28 (в момент фронта NCX9). Следовательно, после прохождения последовательности F (9) импульсов NCX9 триггер 28 будет находиться в корректном состоянии Z28=0 (или в состоянии Z28=1 обнаружения ошибки) при нечетном (или четном) числе "1" в преобразуемом коде Х8. Затем на блок 6 поступает импульс NCY14 начала паузы, по окончании которого триггеры 29 и 30 вырабатывают сигналы Y17 и Y18 согласно (10) и (11) так, что при Y17=Y18=0 сбоев не обнаружено, а при Y17=1 (или Y 18=1) в процессе выполнения операции преобразования обнаружена информационная ошибка в преобразуемом коде Х8 (или сбой битовой синхронизации, т.е. отклонение битовой синхронизации от установленной длины F (9)).

Формирователь 7 (фиг.4) реализован с учетом двухстороннего ограничения
33>F>1 (17)
длины (9) и по сигналам кода С(5:0) и инверсным импульсам NCX9 и NCY14 вырабатывает комбинационно сигналы вектора CW(3:0) согласно выражениям
CW0=[CZ44 & (С3 & !С4)] # [CZ38 & (!С3 & !С4&)], (18)
CW1=[CZ44 & (!СЗ & С4)] # [CZ38 & (С3 & !С4)], (19)
CW2=[CZ44 & (СЗ & С4)] # [CZ38 & (!С3 & С4)], (20)
CW3=[CZ44 & С5] # [CZ38 & (С3 & С4)] (21)
с помощью промежуточных переменных (импульсов)
CZ44=[!(С0 # С1 # С3)] & (СХ9 # CY14), (22)
CZ38=[(С0 # С1 # С3)] & CY14. (23)
Из фиг.4 и формул (18)-(23) видно, что, например, при длине F>24 (длина F определена формулой (9) и ограничением (17)) импульсы CW0, CW1 и CW2 формируются при (С0 # С1 # С2)=0 по последовательности импульсов CZ44=CX9 последовательно (CW0 по девятому NCX9 при (С3 & !С4)=1; CW1 по 17-му NCX9 при (! С3 & С4)=1; CW1 по 25-му NCX9 при (С3 & С4)=1), а по импульсу NCY14, в зависимости от значения длины F, формируется всегда только один из импульсов вектора CW(3:0), а именно: CW0 при F<9; CW1 при 17>F>8; CW2 при 25>F>16; CW3 при F>24.

Условие (16) и последовательное формирование импульсов вектора CW(3:0) согласно (18)-(23) определяют, что при появлении сигнала готовности Y13 длительностью Т2г необходимо (для исключения потери результата операции), чтобы байты D(7:0), D(15:8), D(23:16), D(31:24) были считаны ЭВМ в течение времен Т0, Tl, T2, Т3, определяемых соответственно выражениями
Т0=Тп+6Т, (24)
Т1=Тп+14Т, (25)
Т2=Тп+22Т, (26)
T3=Tп+30Т, (27)
где Тп=Т (4-40) - длительность паузы;
T= l/f9 - период частоты следования сдвиговых импульсов NCX9 битовой синхронизации.

Следовательно, в худшем случае (при Тп=4Т) длительность Т2г сигнала готовности преобразователя можно оценить величиной
Т2г=Т0=10Т. (28)
Сравнивая (1) и (28) при Тп=4Т, получаем
Т2г/Тг=2,5, (29)
что длительность времени готовности предлагаемого преобразователя в несколько раз выше длительности времени готовности прототипа [1], емкость регистра сдвига которого в К раз (т.е. в четыре раза при n=32) больше емкости регистра 1 сдвига.

Таким образом, предлагаемый преобразователь, благодаря его существенным признакам, имеет более широкие функциональные возможности, чем прототип [1] за счет обеспечения программирования длины F преобразования согласно (9) и (17), формирования двух битов контроля функционирования согласно (10) и (11), увеличения времени готовности в несколько раз (по сравнению с прототипом - см. оценку (29)) и обнаружения паузы с помощью программируемого порога Р согласно (15) и (16). В этой связи данный преобразователь можно использовать при построении КЛС, поддерживающих в сети обмен с высокой достоверностью последовательными двоичными кодами с фиксированным в одноканальном или программируемым форматом преобразования в многоканальном КЛС с вводом последовательной информации от каналов с различными характеристиками в режиме разделения во времени, например, с помощью устройства для ввода информации типа [1], с реализацией в нем данного преобразователя.

Литература
1. Прототип, а.с. 1786491, М. G 06 F 13/00, СССР. Устройство для ввода информации/ Д.Ю. Гусев и Ю.В. Крюков. Опубл. 07.01. 1993. Бюл. 1.

2. Хвощ С.Т. и др. Организация последовательных мультиплексных каналов систем автоматического управления/ С.Т. Хвощ, В.В. Дорошенко, В.В. Горовой. Под общ. ред. С.Т. Хвоща. - Л.: Машиностроение. Ленингр. Отд-ние, 1989. - 271 с., ил.

3. Ю.В. Новиков, Д.Г. Карпенко. Аппаратура локальных сетей: функции, выбор, разработка/ Под общей редакцией Ю.В. Новикова. М.: Издательство ЭКОМ, 1998. - 288 с.: ил.

4. Щербаков Н. С. Достоверность работы цифровых устройств. - М.: Машиностроение, 1989. - 224 с.: ил.

5. Шибанов Г.П. и др. Контроль функционирования больших систем/ Г.П. Шибанов, Е.А. Артеменко, А.А. Матешкин, Н.И. Циклинский. Под ред. заслуженного изобретателя РСФСР д.т.н. Г.П. Шибанова. - М.: Машиностроение, 1977, 360 с.

6. А. с. 822175, М. Кл. 3 G 06 F 5/04, СССР. Преобразователь последовательного кода в параллельный/ Ю.А. Плужников, Е.А. Евсеев, В.И. Косогоров и А.Н. Горбунов. Опубл. 15.04.1981. Бюл. 14.

7. А.с. 1078424, М. G 04 F 5/04, СССР. Преобразователь последовательного комбинированного кода в параллельный двоичный код/ В.Д. Гладков. Опубл. 07.03.1984. Бюл. 9.

8. А. с. 1081639, М. G 06 F 5/04, СССР. Устройство для преобразования последовательного кода в параллельный/ В.И. Соловьев и А.Е. Кравец. Опубл. 23.03.1984. Бюл. 11.

9. А.с. 1084780, М. G 06 F 5/02, СССР. Преобразователь последовательного двоичного кода в параллельный двоично-десятичый код/ Е.А. Шурмухин и К.В. Королева. Опубл. 07.04.1984. Бюл. 13.

Формула изобретения

Преобразователь последовательного двоичного кода в параллельный код, содержащий регистр сдвига, счетчик битов, буферный регистр, кодовый выход параллельного кода, являющийся кодовым выходом буферного регистра, кодовый вход которого соединен с кодовым выходом регистра сдвига, выход сигнала готовности и входы последовательного двоичного кода, сдвиговых импульсов битовой синхронизации, тактовых импульсов и сброса готовности, отличающийся тем, что он дополнительно содержит компаратор, обнаружитель паузы, блок контроля, формирователь импульсов записи информации в буферный регистр, вход начального сброса, входы разрешения байтовых выходов буферного регистра, соединенные с управляющими входами буферного регистра, содержащего К байтовых регистров, входы разрешения выходов которых являются управляющими входами буферного регистра, информационные входы байтовых регистров которого соединены соответствующим образом с его кодовым входом, выходы сигналов информационной ошибки при четном числе единиц в преобразуемом коде и сбоя при отклонении битовой синхронизации от установленной длины преобразования, соединенные с первым и вторым выходами блока контроля соответственно, m-разрядный (где m определяется разрядностью n=8К так, что 2 в степени m-1 равно n) программируемый кодовый вход длины преобразования, соединенный с одним из информационных входов компаратора, другой информационный вход которого соединен с m-разрядным кодовым выходом счетчика битов и кодовым входом формирователя импульсов, выходы которого соединены с входами записи информации в байтовые регистры буферного регистра в соответствии с подключением информационных входов байтовых регистров к кодовому выходу регистра сдвига, программируемый кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя паузы, первый выход которого является выходом сигнала готовности преобразователя, вход последовательного двоичного кода которого соединен с информационным входом регистра сдвига и первыми информационным входом блока контроля, второй информационный вход которого соединен с выходом компаратора, вход сдвиговых импульсов битовой синхронизации преобразователя соединен с синхровходом регистра сдвига, суммирующим счетным входом счетчика битов и первыми импульсными входами формирователя импульсов, блока контроля и обнаружителя паузы, второй импульсный вход которого соединен с входом тактовых импульсов преобразователя, вход начального сброса и вход сброса готовности которого соединены соответственно с первым и вторым входами сброса обнаружителя паузы, второй выход которого соединен с вторыми импульсными входами формирователя импульсов и блока контроля, первый вход установки которого соединен с третьим выходом обнаружителя паузы, который содержит два импульсных входа, два входа сброса, четыре выхода, первый триггер, вычитающий счетчик, три элемента ИЛИ, два элемента ИЛИ - НЕ и кодовый вход, соединенный с информационным входом вычитающего счетчика, инверсный асинхронный вход загрузки которого соединен с первым импульсным входом обнаружителя, второй импульсный вход которого соединен с первым входом первого элемента ИЛИ, первый вход сброса обнаружителя соединен с первым входом первого элемента ИЛИ - НЕ и асинхронным входом сброса вычитающего счетчика, информационные выходы старших разрядов которого соединены с входами второго элемента ИЛИ, выход которого соединен с первыми входами второго элемента ИЛИ - НЕ и третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ и счетным входом вычитающего счетчика, информационный выход младшего разряда которого соединен с вторым входом второго элемента ИЛИ - НЕ, первый выход обнаружителя соединен с выходом первого триггера, инверсный вход установки которого соединен с выходом третьего элемента ИЛИ и вторым выходом обнаружителя, второй вход сброса которого соединен с вторым входом первого элемента ИЛИ - НЕ, выход которого соединен с инверсным входом сброса первого триггера и третьим выходом обнаружителя, четвертый выход которого соединен с вторым входом первого элемента ИЛИ, выходом второго элемента ИЛИ - НЕ, входом сброса счетчика битов и вторым входом установки блока контроля, который содержит два информационных входа, два импульсных входа, два входа установки, два выхода, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, второй, третий и четвертый триггеры с инверсными входами сброса и установки и шину логической 1, соединенную с входами сброса второго и третьего триггеров и входом установки четвертого триггера, причем первый информационный вход блока контроля соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом второго триггера, выход которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и информационным входом третьего триггера, выход которого является первым выходом блока контроля, вторым выходом которого является инверсный выход четвертого триггера, информационный вход которого соединен с вторым информационным входом блока контроля, первый импульсный вход которого соединен с синхровходом второго триггера, второй импульсный вход блока контроля соединен с синхровходами третьего и четвертого триггеров, вход установки третьего триггера и вход сброса четвертого триггера соединены с первым входом установки блока контроля, второй вход установки которого связан через элемент НЕ с входом установки второго триггера.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4