Устройство для ввода информации

 

Изобретение относится к средствам ввода в вычислительной технике. Его использование при построении аппаратно простых контроллеров локальной сети, поддерживающих с высокой достоверностью в локальной сети обмен сообщениями как с фиксированными длинами, так и различными длинами, кратными длине фрагмента параллельно-последовательного двоичного кода, позволяет получить технический результат в виде упрощения устройства и расширения его функциональных возможностей за счет обеспечения приема и преобразования самосинхронизирующихся последовательных двоичных кодов с различными длинами с выдачей фрагментами параллельно-последовательного двоичного кода в сопровождении сигналов готовности фрагмента и контроля функционирования. Устройство содержит приемник-декодер, обнаружитель паузы, регистр сдвига, выход готовности результата операции, тактовый вход и входы самосинхронизирующегося последовательного двоичного кода. Технический результат достигается за счет того, что устройство содержит элемент контроля по модулю два, два элемента НЕ, три триггера, буферный регистр и блок управления. 3 ил.

Изобретение относится к области вычислительной техники и предназначено для выполнения операции приема и преобразования самосинхронизирующегося последовательного двоичного кода RZ в параллельно-последовательный код с выдачей фрагментами (слогами) в сопровождении сигналов готовности фрагмента и готовности результата операции и формирования сигналов контроля функционирования (информационной ошибки при четном числе единиц в принятом коде и сбоя битовой синхронизации при длине (разрядности) принятого кода, не кратного длине фрагмента).

Изобретение может быть использовано при построении устройств для ввода информации типа [1] и контроллеров локальной сети (КЛС), например КЛС на основе ГОСТ 18977-79 и РТМ 1495-75 по протоколам, которые являются правилами обмена информацией между станциями локальной сети (СЛС) по мультиплексной и/или раздельным линиям связи сообщениями (самосинхронизирующимися последовательными двоичными кодами RZ в ряде длин {16 бит, 24 бит, 32 бит} младшими разрядами (битами) вперед и старшим разрядом контроля четности количества единиц в младших разрядах), разделенных между собою паузами Тп длительностью (4-40) периодов Т частоты следования импульсов битовой синхронизации передачи сообщения [2, с.57-64].

В составе современной СЛС можно выделить (см., например, в [2] на с.221 рис. 5.9) ядро (содержит процессор или однокристальную электронную вычислительную машину (ЭВМ), схему синхронизации и начальной установки и комбинированную память (в общем случае содержит ОЗУ - оперативное запоминающее устройство, ДОЗУ - двухпортовое ОЗУ, ПЗУ - постоянное запоминающее устройство и РПЗУ - репрограммируемое ПЗУ), КЛС (содержит устройство для ввода информации типа [1] , устройство для вывода информации и устройство управления обменом (УУО) и синхронизацией (блок связи с подсистемой) для взаимосинхронизации и управления КЛС в целом), функционально ориентированные устройства для ввода-вывода информации в процессе взаимодействия СЛС с внешними объектами (пультом оператора, смежными системами, исполнительными устройствами, датчиками событий в объектах управления и т.п.), источник питания и системную магистраль (Q-BUS или ISA, или VМЕ либо другую) для обмена информацией между составными частями СЛС под управлением ЭВМ.

Для рационального распределения в СЛС функций между аппаратно-программными средствами устройство для ввода информации и устройство для вывода информации (как составные части КЛС, входящего в СЛС) должны с помощью УУО гибко управляться от ЭВМ и быть максимально инвариантными как к типу системной магистрали, так и протоколам локальной сети, т.е. при специализации КЛС основной варьируемой частью должно быть УУО.

В устройствах для ввода информации типа [1] каждой операции приема и преобразования сообщения должна предшествовать процедура обнаружения паузы для подготовки устройства к выполнению очередной операции, а процесс выполнения каждой операции следует контролировать, например формировать сигналы информационной ошибки при четном числе единиц в принятом коде и сбоя битовой синхронизации при отклонении разрядности входного кода от выбранного ряда длин.

В этой связи создание простого устройства для ввода информации с широкими функциональными возможностями, обеспечивающими гибкую управляемость от ЭВМ при максимальной независимости от типа системной магистрали и способов обмена информацией между ЭВМ и составными частями КЛС, представляет, на наш взгляд, актуальную техническую задачу, разрешение которой позволит повысить качество разрабатываемых КЛС, в том числе и устройств типа [1], поддерживающих в локальной сети при минимальных аппаратурных затратах высокую достоверность функционирования при обмене самосинхронизирующимися последовательными двоичными кодами в выбранном ряде длин, например в битовом ряде {n}={8xq}, (1) где х - здесь и далее знак арифметической операции умножения; q= 1, 2, . . ., m, т.е. q - целое число, изменяющееся от 1 до m включительно.

Следует отметить, что в локальных сетях в качестве самосинхронизирующихся кодов наиболее часто используются манчестерский код и код RZ [3, с. 30-36], а при построении цифровой аппаратуры для экономии оборудования используют для передачи также параллельно-последовательный код (его также называют последовательно-параллельным кодом) [4, с.66-69].

Достоверность функционирования - свойство цифрового устройства, характеризующее способность средств контроля признать выходной результат работы устройства правильным или ошибочным с помощью аппаратно-программных средств контроля [5, с.6], обеспечивающих его контролепригодность. Контролепригодность - свойство устройства, обуславливающее приспособленность контроля его технического состояния в процессе изготовления и эксплуатации [5, с.153]. Именно контролепригодность дает возможность получить на практике необходимую достоверность функционирования систем передачи, обработки информации и управления [6, с.12], которые в современной аппаратуре являются также станциями (или абонентами) локальных сетей.

Основным недостатком известных устройств [7-9] для применения их в современном КЛС является узкая специализация или ограниченность их функциональных возможностей.

Так, устройство [7] , содержащее генератор импульсов, информационный регистр, блок формирования сдвигов и блок выдачи кода, и устройство [8], содержащее блоки буферной памяти, счетчик, мультиплексор, дешифратор, регистр сдвига, триггер, генератор импульсов и элемент И, специализированы узко так, что устройство [7] выполняет функцию преобразования содержимого информационного регистра в последовательный двухразрядный код, кодирующий каждый бит информационного регистра, устройство [8] выполняет функцию последовательного переноса содержимого каждого из блоков буферной памяти в сдвиговый регистр для передачи в ЭВМ, а многоканальное устройство [9] для приема и преобразования самосинхронизирующихся последовательных двоичных кодов при значительной сложности (содержит многоканальный коммутатор-приемник сигналов входных кодов, генератор импульсов, управляемый делитель частоты, три регистра сдвига, пять регистров, декодер, счетчик, триггер и элемент И-НЕ) обладает ограниченными функциональными возможностями, поскольку работает с кодами фиксированной длины без встроенных средств контроля функционирования.

Из известных технических решений наиболее близким к предлагаемому является устройство для ввода информации [1] , содержащее приемник-декодер (демодулятор), формирователь одиночных импульсов, обнаружитель паузы, выполненный как специализированный счетчик, (n+1)-разрядный регистр сдвига, функционирующий со сдвигом вправо, дешифратор адреса, выходы информационной и управляющей групп, соединенные соответственно с информационной группой выходов регистра сдвига и выходами дешифратора, выход готовности результата операции, соединенный с выходом младшего разряда регистра сдвига и стробирующим входом дешифратора, информационные входы которого соединены с байтовой адресной группой выходов регистра сдвига, тактовый вход, соединенный с тактовыми входами формирователя одиночных импульсов и обнаружителя паузы, и входы самосинхронизирующегося последовательного двоичного кода, соединенные с информационными входами приемника-декодера, информационный выход последовательного двоичного кода которого соединен с информационным входом регистра сдвига, тактовый вход которого соединен с выходом формирователя одиночных импульсов, вход запуска которого соединен с выходом битовой синхронизации приемника-декодера и входом установки в режим обнаружения обнаружителя паузы, первый и второй выходы которого соединены соответственно с входами установки регистра сдвига в режим преобразования и начальное состояние: старший разряд в "1", а остальные разряды в "0".

Устройство [1] реализовано при n=32 и работает следующим образом. По входным сигналам самосинхронизирующегося последовательного двоичного кода RZ, соответствующим ГОСТ 18977-73 (в настоящее время действует аналогичный ГОСТ 18977-79), приемник-декодер в течение Т/2 каждого периода Т частоты битовой синхронизации формирует сигнал последовательного двоичного кода и импульс битовой синхронизации, по каждому из которых обнаружитель паузы устанавливается в исходное состояние режима обнаружения, а формирователь одиночных импульсов формирует сдвиговый импульс, совпадающий с одним из тактовых импульсов, по окончании которого в регистр сдвига принимается очередной бит последовательного двоичного кода. При наступлении паузы Тп=4Т (где Т - период частоты следования импульсов битовой синхронизации) в каждом четвертом периоде Т обнаружитель паузы вырабатывает с перекрытием во времени широкий импульс установки регистра сдвига в режим преобразования и узкий импульс установки регистра сдвига в начальное состояние "10...0". По окончании этих импульсов регистр сдвига готов к выполнению очередной операции преобразования, которая начинается с поступлением на него сигнала последовательного двоичного кода от приемника-декодера и последовательности П сдвиговых импульсов от формирователя одиночных импульсов, число которых должно быть всегда равно длине преобразования n=32. При поступлении последовательная информация принимается со сдвигом вправо в регистр сдвига по последовательности П сдвиговых импульсов, после окончания 32-го из которых регистр сдвига заполняется и переходит в режим хранения, что отмечается установкой его младшего разряда, выставляющего сигнал готовности результата, совпадающий началом с паузой, длительность которой Тп=4Т. По сигналу готовности дешифратор активизирует одну из линий управляющей группы выходов, по сигналу которой абонент (приемник) смежной системы считывает информацию с информационной группы выходов устройства. В четвертом такте Т паузы обнаружитель формирует сигналы установки режима преобразования и начального состояния, по которым регистр сдвига переходит в начальное состояние режима преобразования и начальное состояние и снимает сигнал готовности результата операции, длительность Т1г которого определяется выражением 3T<T1г<4T. (2) Если в процессе выполнения операции приема и преобразования происходит сбой, например отклонение битовой синхронизации от длины n=32 в сторону уменьшения при П<n или увеличения при П>n, то сигнал готовности в первом случае не вырабатывается (регистр сдвига не заполняется), а во втором случае выставляется и может произойти съем абонентом некорректной информации. Кроме того, при n=П может быть принята информация с ошибкой, которая также снимется абонентом. Таким образом, в процессе функционирования устройства [1] в двух случаях из трех может произойти ввод ошибочной информации.

Основным недостатком устройства [1] является его аппаратурная сложность и ограниченность функциональных возможностей (согласно описанию устройства [1] его дешифратор производит раскодирование восьми разрядов, т.е. в общем случае при байтовом адресе дешифратор устройства [1] должен иметь 256 выходов), что обусловлено как отсутствием возможности ввода входного кода в ряде длин (например, ряде (1)) и контроля его функционирования, так и тем, что в современных КЛС функция передачи вводимой информации в смежную систему принадлежит не устройству для ввода информации, а осуществляется ЭВМ с помощью УУО и функционально ориентированных устройств ввода-вывода информации.

Предлагаемым изобретением решается задача упрощения устройства и расширения его функциональных возможностей за счет обеспечения возможности приема и преобразования самосинхронизирующегося последовательного двоичного кода в ряде длин с выдачей фрагментами в параллельно-последовательном коде в сопровождении сигнала готовности каждого фрагмента, а также формирования сигналов контроля функционирования устройства (информационной ошибки при четном числе единиц в принятом коде и сбоя битовой синхронизации при отклонении разрядности входного кода от выбранного битового ряда длин, например типа (1)) и формирования сигнала готовности результата операции с помощью обнаружения паузы с программируемым порогом.

Для достижения этого технического результата в устройство для ввода информации, содержащее приемник-декодер, обнаружитель паузы, регистр сдвига, выход готовности результата операции, тактовый вход и входы самосинхронизирующегося последовательного двоичного кода, являющиеся информационными входами приемника-декодера, введены элемент контроля по модулю два, два элемента НЕ, три триггера, буферный регистр, блок управления, первый и второй выходы которого соединен с тактовым входом буферного регистра и выходом результата операции, программируемый кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя паузы, выход фрагмента параллельно-последовательного двоичного кода, соединенный с кодовым входом элемента контроля по модулю два и кодовым выходом буферного регистра, входы сигналов начального сброса, сброса готовности результата операции и строба чтения фрагмента, выход информационной ошибки и выходы сбоя битовой синхронизации и готовности фрагмента, соединенные соответственно с третьим и четвертым выходами блока управления, первый вход которого соединен с выходом первого младшего разряда регистра сдвига, информационный выход приемника-декодера через первый элемент НЕ связан с асинхронным инверсным входом установки первого триггера, выход которого соединен с информационным входом второго триггера, тактовый вход которого соединен с тактовым входом регистра сдвига, выходом второго элемента НЕ и входом установки в режим обнаружения обнаружителя паузы, первый выход которого соединен с асинхронными инверсными входами сброса регистра сдвига и установки второго триггера, выход которого соединен с информационным последовательным входом регистра сдвига и входом старшего разряда буферного регистра, входы младших разрядов которого соединены с выходами старших разрядов регистра сдвига, второй вход блока управления соединен с выходом нулевого младшего разряда регистра сдвига и входом управления синхронным режимом параллельная запись/сдвиг вправо регистра сдвига, информационный параллельный вход которого соединен с входом кода константы устройства, у которого старший разряд единица, а остальные разряды нули, информационный вход первого триггера соединен с шиной ЛОГИЧЕСКОГО "0" устройства, тактовый вход которого соединен с тактовым входом обнаружителя паузы, выход информационной ошибки устройства соединен с выходом третьего триггера и битовым входом элемента контроля по модулю два, выход которого соединен с информационным входом третьего триггера, асинхронный инверсный вход установки которого соединен с пятым выходом блока управления, третий вход которого соединен с вторым выходом обнаружителя паузы, который содержит два выхода, входы установки в режим обнаружения, тактовый, установки в состояние паузы, первый элемент И-НЕ, вычитающий счетчик, три элемента ИЛИ и кодовый вход, который соединен с информационным параллельным входом вычитающего счетчика, выходы старших разрядов которого соединены с входами первого элемента ИЛИ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, второй вход второго элемента ИЛИ соединен с выходом младшего разряда вычитающего счетчика, асинхронный инверсный вход записи которого соединен с входом установки в режим обнаружения обнаружителя, тактовый вход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом второго элемента ИЛИ и первым выходом обнаружителя, второй выход которого соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента И-НЕ и счетным входом вычитающего счетчика, асинхронный вход сброса которого соединен с входом установки в режим паузы обнаружителя, четвертым входом блока управления и входом начального сброса устройства, вход сброса готовности результата операции которого соединен с пятым входом блока управления, шестой вход которого соединен с входом строба чтения устройства, инверсным входом разрешения кодового выхода буферного регистра и тактовым входом третьего триггера, выход битовой синхронизации приемника-декодера соединен с входом второго элемента НЕ, тактовым входом второго триггера и седьмым входом блока управления, который содержит семь входов, пять выходов, четвертый, пятый и шестой триггеры, элемент ИЛИ-НЕ, второй, третий и четвертый элементы И-НЕ, два элемента И, третий элемент НЕ и четвертый элемент ИЛИ, причем выход второго элемента И-НЕ соединен с первым входом первого элемента И и тактовым входом четвертого триггера, информационный вход которого соединен с шиной ЛОГИЧЕСКОГО "0" блока управления, выход четвертого элемента ИЛИ соединен с асинхронным инверсным входом сброса пятого триггера, шина ЛОГИЧЕСКОЙ "1" блока управления соединена с информационным входом шестого триггера, тактовый вход которого соединен с выходом третьего элемента И-НЕ и первым выходом блока управления, второй выход которого соединен с выходом четвертого триггера и первым входом второго элемента И-НЕ, второй вход которого соединен с первым входом блока управления, второй вход которого соединен с первым входом четвертого элемента И-НЕ и связан через третий элемент НЕ с первым входом четвертого элемента ИЛИ, второй вход которого соединен с третьим входом блока управления, асинхронным инверсным входом установки четвертого триггера и первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом четвертого элемента И-НЕ, выходы пятого и шестого триггеров соединены соответственно с третьим и четвертым выходами блока управления, четвертый и пятый входы которого соединены с входами элемента ИЛИ-НЕ, выход которого соединен с асинхронным инверсным входом сброса четвертого триггера и вторым входом первого элемента И, выход которого соединен асинхронным инверсным входом установки пятого триггера, первым входом второго элемента И и пятым выходом блока управления, асинхронный инверсный вход сброса шестого триггера соединен с выходом второго элемента И, второй вход которого соединен с шестым входом блока управления, седьмой вход которого соединен с третьим входом второго элемента И-НЕ и вторым входом четвертого элемента И-НЕ.

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение элемента контроля по модулю два, двух элементов НЕ, трех триггеров, буферного регистра, блока управления, входов начального сброса, сброса готовности результата операции, строба чтения фрагмента, программируемого кодового входа порога обнаружения паузы, выходов фрагмента параллельно-последовательного двоичного кода, готовности фрагмента, сбоя битовой синхронизации и информационной ошибки) предлагаемого устройства, которые как упрощают устройство, так и расширяют его функциональные возможности по сравнению с прототипом [1].

На фиг.1-3 приведена функциональная схема устройства для ввода информации при реализации его, в частности, с использованием библиотеки элементов интегральных схем (ИС) серии 533 для работы с самосинхронизирующимися последовательными двоичными кодами RZ, длины которых соответствуют ряду (1) при длине фрагмента равной байту.

Устройство для ввода информации (фиг.1) содержит приемник-декодер 1, обнаружитель 2 паузы, байтовый регистр 3 сдвига, элемент 4 контроля по модулю два, первый 5 и второй 6 элементы НЕ, первый 7, второй 8 и третий 9 триггеры, байтовый буферный регистр 10, блок 11 управления, входы 12 самосинхронизирующегося последовательного двоичного кода, являющиеся информационными входами приемника-декодера 1, кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя 2, выход фрагмента параллельно-последовательного двоичного кода, соединенный с кодовым входом элемента 4 и кодовым выходом регистра 10, выходы 13 и 14 первого и нулевого младших разрядов регистра 3 соответственно, первый 15 и второй 16 выходы обнаружителя 2, входы 17, 18, 19 и 20 соответственно тактовый, начального сброса, сброса результата операции и строба чтения фрагмента, выходы 21-25 блока 11, первый выход 21 которого соединен с тактовым входом регистра 10, выходы готовности результата операции, сбоя битовой синхронизации и готовности фрагмента, являющиеся вторым 22, третьим 23 и четвертым 24 выходами блока 11 соответственно, выход 26 информационной ошибки, соединенный с выходом триггера 9 и битовым входом элемента 4, выход которого соединен с информационным входом триггера 9, асинхронный инверсный вход установки которого соединен с пятым выходом 25 блока 11, информационный выход 27 и выход 28 битовой синхронизации приемника-декодера 1, выход 27 которого через элемент 5 связан с асинхронным инверсным входом установки триггера 7, выход которого соединен с информационным входом триггера 8, тактовый вход которого соединен с тактовым входом регистра 3, выходом элемента 6 и входом установки в режим обнаружения обнаружителя 2, выход 15 которого соединен с асинхронными инверсными входами сброса регистра 3 и установки триггера 8, выход которого соединен с информационным последовательным входом регистра 3 и входом старшего разряда регистра 10, входы младших разрядов которого соединены с выходами старших разрядов регистра 3, выход 13 которого соединен с первым входом блока 11, второй вход которого соединен с выходом 14 регистра 3 и входом управления синхронным режимом параллельная запись/сдвиг вправо регистра 3, информационный параллельный вход которого соединен с входом кода константы устройства, у которого старший разряд единица, а остальные разряды нули, информационный вход триггера 7 соединен с шиной ЛОГИЧЕСКОГО "0" устройства, выход 16 обнаружителя 2 соединен с третьим входом блока 11, вход 17 устройства соединен с тактовым входом обнаружителя 2, вход установки в режим паузы которого соединен с четвертым входом блока 11 и входом 18 устройства, вход 19 которого соединен с пятым входом блока 11, вход 20 устройства соединен с тактовым входом триггера 9, инверсным входом разрешения кодового выхода регистра 10 и шестым входом блока 11, седьмой вход которого соединен с входом элемента 6, тактовым входом триггера 7 и выходом 28 приемника-декодера 1.

Обнаружитель 2 паузы (фиг.2) содержит первый 15 и второй 16 выходы, вход установки в режим обнаружения, тактовый вход 17, вход 18 установки в режим паузы, первый элемент 29 И-НЕ, вычитающий счетчик 30, первый 31, второй 32 и третий 33 элементы ИЛИ и кодовый вход, который соединен с информационным параллельным входом счетчика 30, выходы старших разрядов которого соединены с входами элемента 31, выход которого соединен с первыми входами элементов 32 и 33, второй вход элемента 32 соединен с выходом младшего разряда счетчика 30, асинхронный инверсный вход записи которого соединен с входом установки в режим обнаружения обнаружителя 2, вход 17 которого соединен с первым входом элемента 29, второй вход которого соединен с выходом элемента 32 и выходом 15 обнаружителя 2, выход 16 которого соединен с выходом элемента 33, второй вход которого соединен с выходом элемента 29 и счетным входом счетчика 30, асинхронный вход сброса которого соединен с входом 18 установки в режим паузы обнаружителя 2.

Блок 11 управления (фиг. 3) содержит первый 13, второй 14, третий 16, четвертый 18, пятый 19, шестой 20 и седьмой 28 входы, пять выходов 21-25, четвертый 34, пятый 35 и шестой 36 триггеры, элемент 37 ИЛИ-НЕ, второй 38, третий 39 и четвертый 40 элементы И-НЕ, первый 41 и второй 42 элементы И, третий элемент 43 НЕ и четвертый элемент 44 ИЛИ, причем выход элемента 38 соединен с первым входом элемента 41 и тактовым входом триггера 34, информационный вход которого соединен с шиной ЛОГИЧЕСКОГО "0" блока 11, выход элемента 44 соединен с асинхронным инверсным входом сброса триггера 35, шина ЛОГИЧЕСКОЙ "1" блока 11 соединена с информационным входом триггера 36, тактовый вход которого соединен с выходом элемента 39 и выходом 21 блока 11, выход 22 которого соединен с выходом триггера 34 и первым входом элемента 38, второй вход которого соединен с входом 13 блока 11, вход 14 которого соединен с первым входом элемента 40 и связан через элемент 43 с первым входом элемента 44, вход 16 блока 11 соединен с асинхронным инверсным входом установки триггера 34, вторым входом элемента 44 и первым входом элемента 39, второй вход которого соединен с выходом элемента 40, выходы триггеров 35 и 36 соединены соответственно с выходами 23 и 24 блока 11, входы 18 и 19 которого соединены с входами элемента 37, выход которого соединен с асинхронным инверсным входом сброса триггера 34 и вторым входом элемента 41, выход которого соединен с асинхронным инверсным входом установки триггера 35, первым входом элемента 42 и выходом 25 блока 11, асинхронный инверсный вход сброса триггера 36 соединен с выходом элемента 42, второй вход которого соединен с входом 20 блока 11, вход 28 которого соединен с третьим входом элемента 38 и вторым входом элемента 40.

Приемник-декодер 1 выполнен на микросборке АП.004 Т53.430.006 ТУ, предназначенной для двухканального приема и декодирования дифференциальных сигналов самосинхронизирующихся последовательных двоичных кодов RZ, определенных согласно ГОСТ 18977-79.

При реализации устройства (фиг. 1-3) с использованием библиотеки элементов серии 533 можно выполнить: регистр 3 - на двух ИС ИР11А, образующих собой байтовый регистр с асинхронным инверсным сбросом и синхронным функционированием по фронтам импульсов на тактовом входе или в режиме параллельная запись кода (10...0) константы при W=1 либо в режиме приема входного последовательного кода с выхода триггера 8 младшими разрядами вперед (т.е. со сдвигом вправо) при W=0, где W - сигнал режима функционирования регистра 3 на соответствующем входе каждой из ИС ИР 11А, представляющей собой 4-разрядный реверсивный сдвиговый регистр с параллельным выходом, синхронным последовательно-параллельным вводом и асинхронным инверсным сбросом; элемент 4 - на одной ИС ИП5, являющейся 9-разрядной схемой контроля четности и нечетности; триггеры 7-9, 34-36 - на трех ИС ТМ2, каждая из которых содержит два D-триггера с раздельными асинхронными инверсными входами сброса "R" и установки "S", тактовыми входами "С" и информационными входами "D", прием информации с которых в триггеры производится по фронтам сигналов, действующих на их тактовых входах "С", причем асинхронные инверсные входы сброса триггеров 7-9, установки триггера 36 и информационный и тактовый входы триггера 35 подключены к шине ЛОГИЧЕСКОЙ "1" устройства (на фиг.1 и 3 это не показано); буферный регистр 10 - на ИС ИР23, представляющей собой байтовый регистр с синхронной записью информации по фронту сигнала на тактовом входе "С" и с разрешением выходов инверсным сигналом на входе "Е"; вычитающий счетчик 30 - на ИС ИЕ7, представляющей собой 4-разрядный реверсивный счетчик с асинхронным прямым входом сброса и асинхронным инверсным входом загрузки с параллельных информационных входов и суммирующим "+1" (соединен с шиной ЛОГИЧЕСКОЙ "1" устройства - на фиг.2 это не показано) и вычитающим "-1" счетными входами, обеспечивающими функционирование счетчика по фронтам действующих на них счетных импульсов; остальные составные части устройства выполнены на комбинационных элементах соответствующих ИС.

Описание функционирования устройства осуществляется с помощью системы положений и обозначений, определенных в следующих пунктах.

1. Входные, промежуточные (формируемые на выходах без номеров соответствующих составных частей устройства) и выходные (формируемые на нумерованных выходах устройства) прямые (или инверсные) переменные обозначим соответственно через Xi (или Nxi), Zj (или NZj) и Yk (или NYk), где число из множества {i, j, k} означает или номер входа, или номер составной части, или номер выхода устройства, либо его составной части. Например, X17, X18, X19 NX20 - сигналы на входах 17, 18, 19 и 20 устройства соответственно; NZ5 и NZ6 - инверсные сигналы на выходах элементов 5 и 6 соответственно; Z7, Z8=G7 и Z9= Y26 - сигналы на выходах триггеров 7, 8 и 9 соответственно; Y21,..., Y24 и NY25 - сигналы на выходах 21,..., 24 и инверсный сигнал на выходе 25 блока 11 соответственно. Кроме того, коды на программируемом входе порога обнаружения паузы, выходе счетчика 30, кодовом входе регистра 10 и кодовом выходе регистра 10 (является выходом фрагмента параллельно-последовательного кода устройства) обозначим соответственно через Р(3:0)=Р3 Р2 Р1 Р0, СР(3: 0)-СР3 СР2 CP1 CP0, G(7:0)=G7... G0 и Q(7:0)=Q7...Q0, где (Р3, СР3, G7 Q7) - старшие и (Р0, CP0, G0 Q0) - младшие разрядные цифры (т.е. "0" или "1" ) этих кодов, причем G0=Y13.

2. Используется модифицированный язык описания Булевых (логических) функций ABEL, в котором операторы КОНЪЮНКЦИЯ, ДИЗЪЮНКЦИЯ, ИНВЕРСИЯ и ИСКЛЮЧАЮЩЕЕ ИЛИ имеют обозначения "&", "#", "!" и "$" соответственно. Например, элементы 5 и 6 формируют инверсные переменные согласно выражениям NZ5=!Y27=! Z5 и NZ6= !Y28=!Z6, т.е. в подобных выражениях знак "N" в правой части эквивалентен знаку "!" в левой части.

3. Дифференциальный сигнал U12 кода RZ на информационных входах 12 приемника-декодера 1 определяется выражением U12=U12a-U12b, (3) где U12a и U12b - соответственно первая и вторая компоненты дифференциального сигнала U12 на первом и втором информационном входе приемника-декодера 1, измеряемые относительно общей шины, соединенной с шиной ЛОГИЧЕСКОГО "0" устройства.

Согласно ГОСТ 18977-79 (см., например, [2, с.57-64]) в коде RZ каждый бит информации передается дифференциальным сигналом U12 (3) в течение битового периода Т= Т1+Т2 при Т1=Т2 так, что в активной части Т1=Т/2 периода Т битовой синхронизации U12=(10±3) В при передаче ЛОГИЧЕСКОЙ "1", (4) U12=-(10±3) В при передаче ЛОГИЧЕСКОГО "0", (5)
а в течение времени Т2 =Т/2 возврата к нулю или в течение Тп паузы определяется величиной
U12=±1B. (6)
Приемник-декодер 1 по сигналу U12 (3), величина которого определена во времени множеством {(4), (5), (6)}, формирует на информационном выходе 27 и выходе 28 импульсов битовой синхронизации сигналы Y27 и Y28 согласно выражениям
Y27=1 в течение Т1 только при U12 (4), (7)
Y28=1 в течение Т1 только при U12 (4) или U12 (5), (8)
а во всех остальных случаях Y27#Y28=0.

По сигналам NZ5=!Y27 и Y28 триггер 7 вырабатывает сигнал Z7 последовательного двоичного кода принимаемой информации так, что при Y27#Y28=1
Z7=1 в течение Т только при Y27=1 в течение Т1, (9)
а при Y27=0 по фронту каждого сигнала Y28 триггер 7 переключается в "0" и формирует сигнал Z7=0.

4. Под фронтом или спадом любого сигнала (прямого или инверсного) понимается смена логического значения этого сигнала из "0" в"1" или из "1" в "0" соответственно.

5. Под сбросом (или установкой), например, триггера 34 понимается переключение этого триггера в "0" (или "1").

6. Все тактируемые составные части устройства функционируют по фронтам сигналов, действующих на их тактовых входах. Например, прием в триггер 8 сигнала Z7 последовательного двоичного кода с выхода триггера 7 осуществляется при NY15=1 по фронту каждого инверсного импульса NZ6=!Y28 (т.е. по спаду импульса Y28), а запись в регистр 10 кода G(7:0) производится по фронту каждого импульса Y21= (Y14&Y28)#Y16 (см. фиг.3).

7. В процессе функционирования устройства вырабатываются сигнал Y22 готовности результата операции и сигнал NY15 паузы так, что можно выделить четыре следующих режима его работы:
РР0 ожидания (холостого хода) при Y22NY15=0 0, (10)
РР1 преобразования при Y22NY15=0 1, (11)
РР2 готовности при Y22NY15=1 0, (12)
РР3 готовности и преобразования при Y22NY15=1 1, (13)
С учетом принятой системы положений и обозначений опишем сначала функционирование устройства в целом как конечного автомата с памятью, а затем работу его составных частей.

Исходным состоянием устройства является режим РР0 (10), в котором регистр 3 сброшен, а триггер 8 установлен инверсным сигналом NY15=0 паузы, триггеры 9 и 35 установлены, триггеры 34 и 36 сброшены, а триггер 7 и регистр 10 находятся в состояниях, обусловленных предысторией функционирования устройства.

Установка устройства в исходное состояние осуществляется при включении аппаратуры по сигналу X18=1 начальной установки либо при переходе из режима РР2 по сигналу X19=1 сброса готовности результата операции.

Каждая операция приема и преобразования начинается с поступлением на приемник-декодер 1 дифференциального сигнала U12 (3) кода RZ, по которому приемник-декодер 1, элемент 5 и триггер 7 вырабатывают последовательность П импульсов Y28 (8) битовой синхронизации и сигнал Z7 (9) последовательного двоичного кода принимаемой информации, длина которого равна количеству П импульсов Y28 и должна принадлежать ряду (1), т.е. число П также должно принадлежать ряду (1). Непосредственно по первому импульсу NZ6=!Y28=0 последовательности П обнаружитель 2 устанавливается в режим обнаружения паузы (формирует сигнал NY15= 1), и устройство переходит в режим РР1 (11), а по фронту каждого импульса NZ6=!Y28 в триггер 8 принимается очередной бит Z7 последовательного кода согласно выражению
G7=Z8=Z7 (в момент фронта NZ6), (14)
содержимое регистра 3 при Y14=0 сдвигается вправо с приемом в старший разряд G6 бита G7 согласно выражению
G6=G7 (в момент фронта NZ6), (15)
а при Y14= 1 бит G6 устанавливается, остальные биты регистра 3 сбрасываются, т. е. G(6: 0)=(1000000), Y14=0. В этой связи после окончания 8-го, 16-го, 24-го и т.д. импульса NZ6 регистр 3 выставляет сигнал Y14=1 с помощью которого по 9-му, 17-му, 25-му и т.д. импульсам Y28 и по инверсному импульсу NY16 начала паузы блок 11 формирует импульс Y21 синхронизации фрагмента, по фронту которого блок 11 выставляет сигнал Y24 готовности фрагмента, а в регистр 10 записывается код фрагмента, т.е. после окончания фронта 1-го, 2-го, 3-го и т. д. импульса Y21 в регистре 10 будут последовательно содержаться фрагменты параллельно-последовательного двоичного кода согласно выражению
{G(7:0)}={D(7:0), D(15:8), D(23:16),..., D((n-1):(n-8))}. (16)
По каждому сигналу Y24=1 готовности фрагмента на устройство приходит от УУО или ЭВМ инверсный сигнал NX20 строба чтения, т.е. в течение действия 1-го, 2-го, 3-го и т.д. строба NX20=0 с кодового выхода регистра 10 будут считываться последовательно фрагменты параллельно-последовательного двоичного кода согласно выражению
{Q(7:0)}={D(7:0), D(15:8), D(23:16),..., D((n-1):(n-8))}. (17)
По каждому стробу NX20= 0 чтения блок 11 сбрасывает сигнал Y24 готовности, а элемент 4 по коду Q(7:0) (17) и сигналу Y26 вырабатывает переменную
Z4=(Q7$Q6$Q5$Q4$Q3$Q2$Q1$Q0)$Y26, (18)
которая по фронту каждого строба NX20 заносится в триггер 9, формирующий выходную переменную
Y26=Z4 (в момент фронта NX20). (19)
При наступлении паузы прекращается генерация последовательности П импульсов Y28 (8), что отмечается формированием обнаружителем 2 инверсного импульса NY16= 0, блоком 11 импульса Y21=!NY16=Y16=1 и сигналов Y22=1 готовности результата операции, Y24=1 готовности фрагмента и сигнала Y23 так, что при Y23=1 обнаружен сбой битовой синхронизации, т.е. число П окончившейся последовательности импульсов Y28 не принадлежит множеству {n} (1). Кроме того, по окончании импульса NY16 обнаружитель 2 выставляет сигнал NY15=0 паузы, и устройство переходит в режим РР2 (12), в котором по стробу NX20=0 сбрасывается сигнал Y24 готовности фрагмента, считывается последний фрагмент Q(7: 0) кода D((n-1):0) и в триггере 9 формируется переменная Y26 (19) согласно принципам контроля по модулю два [10, с. 69-73] как функция свертки по модулю два кода D((n-l):0) (где разрядность n определена в (1)) так, что обнаруживается информационная ошибка (т.е. Y26=1) при четном числе единиц в коде D((n-l):0), в противном случае Y26=0. После окончания NX20=0 при Y22=1 и Y24= 0 ЭВМ считывает действительные сигналы Y23 и Y26 контроля функционирования устройства (т. е. при Y23#Y26=0 ошибок не обнаружено, а при Y23=1 (или Y26=1) обнаружен сбой битовой синхронизации (или информационная ошибка в коде D((n-l):0), а затем ЭВМ может выработать сигнал X19=1 сброса готовности результата операции, по которому блок 11 переключает сигнал Y22 в "0" и устройство переходит в исходное состояние - режим РР0 (10). Если ЭВМ в ответ на переменную Y22= 1 сигнал X19 не формирует, то по очередной последовательности П импульсов битовой синхронизации следующего преобразования устройство функционирует так, что непосредственно по первому импульсу Y28 оно переходит из режима РР2 в РР3, а по восьмому импульсу Y28 (при GO=Y13=1) элемент 38 (фиг.3) формирует импульс NZ38=!(Y13&Y22&Y28), по окончании которого триггер 34 сбрасывается и устройство переходит из режима РР3 в режим РР1.

Таким образом, функционирование устройства как конечного автомата с памятью состоит в чередовании режимов его работы, например, РРО, РР1, РР2, РР3, РР1 и т. п. так, что переход в РРО может быть осуществлен из любого другого режима по сигналу X18 начального сброса или из режима РР2 по сигналу X19 сброса готовности результата операции; в РР1 - из режима РР0 непосредственно по первому импульса NZ6=!Y28 последовательности П импульсов Y28, или из режима РРЗ по окончании импульса
NZ38=!(Y13&Y22&Y28), (20)
совпадающего во времени с восьмым импульсом Y28; в РР2 - только из РР1 по окончании инверсного импульса NY16 начала паузы; в РР3 - только из РР2 по первому импульсу NZ6=!Y28 последовательности П импульсов Y28 битовой синхронизации.

Функционирование отдельных составных частей устройства с учетом изложенного выше заключается в следующем.

Приемник-декодер 1 по сигналу U12 (3), определенному множеством {(4), (5), (6)} , формирует сигналы Y27 и Y28 согласно выражений (7) и (8) соответственно.

Триггеры 7 и 8 формируют переменные Z7 и Z8=G7 согласно выражений (9) и (14) соответственно.

Элемент 4 и триггер 9 вырабатывают переменные Z4 и Y26 согласно выражений (18) и (19) соответственно.

Обнаружитель 2 (фиг. 2) вырабатывает инверсный сигнал Y15 паузы и инверсный импульс начала NY16 паузы по формулам
NY15=CP3#CP2#CP1#CP0, (21)
NY16=(CP3#CP2#CP1)#[!(NY15&X17)] (22)
так, что он находится при NY15=0 в состоянии паузы, а при NY15=1 в режиме обнаружения паузы, который заканчивается по окончании импульса NY16=0. Из фиг. 2 и (22) следует, что импульс NY16 вырабатывается по тактовому импульсу X17 при нахождении счетчика 30 в состоянии СР(3:0)=(0001), а сигнал NY15= 0 паузы выставляется при нахождении счетчика 30 в состоянии СР(3:0)= (0000), в котором счетчик 30 может быть зафиксирован сигналом X18=1 начального сброса. При X18=0 счетчик 30 по коду Р(3:0) и инверсным импульсам NZ6 и NZ29= ! (NY15&X17) функционирует следующим образом. Каждым импульсом NZ6= 0 счетчик 30 фиксируется в состоянии СР(3:0)=Р(3:0), которое определяет порог обнаружения согласно выражению
P=P0+2xP1+4xP2+8xP3. (23)
При наступлении паузы формирование импульсов NZ6=!Y28 прекращается и при NY15= 1 элемент 29 формирует ровно Р (23) импульсов NZ29 (отсчитываются от последнего импульса NZ6=0), по фронту каждого из которых содержимое счетчика 30 уменьшается на единицу, а по импульсу Р последовательности импульсов NZ29 формируется импульс NY16 (22) начала паузы, по окончании которого счетчик 30 переходит в состояние СР(3:0)=(0000), обнаружитель 2 выставляет сигнал NZ15= 0 паузы и блокирует работу элемента 29 по импульсам X17. В состоянии паузы обнаружитель 2 остается до поступления на него очередной последовательности инверсных импульсов NZ6=!Y28 битовой синхронизации. В этой связи порог обнаружения Р (23) и частоту F17=k•F28 тактовых импульсов X17 (где k>l - коэффициент пропорциональности; F28=1/T - частота следования импульсов Y28 битовой синхронизации) следует выбирать из условия
2xT>P/F17>T (24)
вариацией двух чисел k>l и Р>1, обеспечивающих длительность То временного порога обнаружения согласно выражению
To=Tx(P/k)<2xT. (25)
По импульсу NY16=0 триггер 34 (фиг.3) выставляет сигнал Y22=1 готовности результата операции, длительность Тг которого максимальна при отсутствии от ЭВМ сигнала X19=1 и при Тп=4•Т с учетом условия (25) оценивается выражением
Tг=10xT. (26)
Сравнивая (2) и (26), получаем
Tг/T1г>2,5, (27)
т.е. длительность времени Тг (26) готовности результата операции предлагаемого устройства не менее чем в 2,5 раза выше длительности Т1г (2) готовности прототипа [1].

Регистр 3 по инверсному сигналу NY15=0 паузы зафиксирован в нуле, а при NY15= 1 по фронту каждого инверсного импульса NZ6=!Y28 битовой синхронизации содержимое регистра 3 при Y14=0 (или Y14=1) сдвигается вправо с приемом в старший разряд G6 бита G7=Z8 (14) (или становится равным коду (10000000) константы устройства), где Y14 - значение младшего бита регистра 3.

Регистр 10 по сигналам NX20 и Y21 и коду G(7:0) функционирует так, что код G(7:0) заносится в регистр 10 по фронту каждого импульса Y21 и снимается с этого регистра в виде кода Q(7:0) только при NX20=0, поскольку при NX20=1 кодовый выход регистра 10 находится в высокоимпедансном состоянии (запрещен).

Блок 11 по входным сигналам Y13, Y14, NY16, Х18, Х19, NX20 и Y28 работает так, что по инверсному сигналу NZ37=!(Х18#X19) = 0 устанавливается в исходное состояние (Y22=Z34=0, Y23=Z35=1, Y24=Z36=0) и в процессе функционирования вырабатывает импульсы Y21 синхронизации фрагмента
Y21=Z39=(Y14&Y28)#Y16 (28)
и инверсные импульсы NY25 одновременного сброса триггера 36 и установки триггеров 9 и 35
NY25=NZ41=NZ37&NZ38, (29)
где NZ38 описан формулой (20), a NZ37 формируются согласно выражению
NZ37=!(Y18#Y19). (30)
По фронту каждого импульса Y21 триггер 36 устанавливается (выставляет сигнал Y24= Z36= 1 готовности фрагмента), а сбрасывается по сигналу NZ42=0, формируемого по формуле
NZ42=NX20&NY25. (31)
Триггер 34 устанавливается по сигналу NY16=0 (выставляет сигнал Y22=Z34= 1 готовности результата операции), а сбрасывается по сигналу NZ37=0 или по окончании инверсного импульса NZ38=0 (20). Триггер 35 сбрасывается по инверсному импульсу
NZ44=NZ43#NY16, (32)
т. е. при Y14=1 переменная NZ43=0 и по импульсу NY16=0 триггер 35 сбрасывается, а по импульсу NY25=NZ41=0 (29) устанавливается и вырабатывает сигнал Y23=Z35=1 сбоя битовой синхронизации.

Наличие на выходах устройства сигналов готовности Y24 фрагмента, готовности Y22 результата операции и сигналов контроля функционирования (Y23 сбоя битовой синхронизации и Y26 информационной ошибки в двоичном коде D((n-1): 0)) обеспечивает множество вариантов обработки в СЛС результатов
{{Q(7:0)}, Y22, Y23, Y24, Y26} (33)
функционирования устройства, в каждом из которых по сигналу Y24=1 (или Y22= 1) в течение времени, меньшем 8Т (или 10Т), с устройства должен быть считан фрагмент Q(7:0) (или результат (Y23 Y26) контроля функционирования). Опишем два возможных варианта обработки в СЛС результатов (33).

В первом варианте ЭВМ по каждому сигналу Y24=1 с помощью УУО выполняет прерывающую программу: по NX20=0 считывает в свою оперативную память очередной фрагмент Q(7:0) и битовую переменную Y22; при Y22=0 увеличивает на "1" содержимое программного счетчика числа фрагментов и заканчивает программу, а при Y22=1 ЭВМ выполняет следующую подпрограмму: считывает битовые переменные Y23 и Y26 контроля функционирования устройства, затем при Y23#Y26=0 пересылает через соответствующий контроллер ввода-вывода информацию D((n-l):0) приемнику и сбрасывает программный счетчик числа фрагментов, а при Y23#Y26=1 ЭВМ сбрасывает программный счетчик числа фрагментов и игнорирует результаты (33).

Во втором варианте УУО по каждому сигналу Y24=1 готовности фрагмента формирует сигнал NX20=0 чтения и записывает очередной фрагмент Q(7:0) в оперативную память (ОЗУ или ДОЗУ или аппаратный стек), при Y22=0 увеличивает содержимое аппаратного счетчика числа фрагментов и формирует сигнал PQ прерывания ЭВМ согласно выражению
PQ=Y22&NX20&(!Y24). (34)
При появлении PQ=1 ЭВМ выполняет следующую прерывающую программу: считывает битовые переменные Y23 и Y26 результата контроля функционирования устройства, формирует сигнал X19=1 сброса готовности результата операции и при Y23# Y26= 0 пересылает через соответствующий контроллер ввода-вывода информацию D((n-1):0) приемнику и сбрасывает аппаратный счетчик числа фрагментов, а при Y23#Y26=1 ЭВМ сбрасывает аппаратный счетчик числа фрагментов и результаты (33) игнорируются.

Разнообразие возможных вариантов обработки в СЛС результатов (33) функционирования устройства позволяет оптимизировать построение КЛС с точки зрения аппаратурных затрат.

Оценим объемы оборудования прототипа [1] и предлагаемого устройства (фиг. 1-3) при n=32 в количестве корпусов ИС при реализации их с использованием ИС сери 533 с помощью формулы
V=V1+V2+V3+V4, (35)
где V1 - количество ИС в приемопередатчике;
V2 - количество ИС, приходящееся на регистры, счетчики и триггеры при реализации регистра сдвига прототипа [1] на одном триггере и четырех ИС ИР8;
V3 - количество ИС, приходящееся на комбинационные элементы;
V4 - количество ИС, приходящееся на дешифратор прототипа [1], выполненный на 17 ИС ИД3 и содержащий восемь информационных входов, вход строба и 256 выходов.

На основании (35) получаем, что объемы оборудования Vп прототипа [1] и Vпy предлагаемого устройства оцениваются соответственно величинами
Vп=1+11+2+17=31, (36)
Vпу=1+7+6+0=14, (37)
Сравнивая (36) и (37), получаем
Vп/Vпу>2, (38)
что объем оборудования предлагаемого устройства в два раза меньше объема оборудования прототипа [1].

Таким образом, по сравнению с прототипом [1] предлагаемое устройство благодаря его существенным признакам значительно проще прототипа [1] (по оценке (38)) и обладает по сравнению с ним более широкими функциональными возможностями как за счет обеспечения возможности приема и преобразования входной последовательной информации в ряде длин кодов с обнаружением сбоя битовой синхронизации и информационной ошибки, так и большого разнообразия возможных вариантов обработки результатов (33) при увеличении времени (26) готовности результата операции в несколько раз (см. оценку (27)). В этой связи данное устройство можно использовать для построения аппаратно простых КЛС, поддерживающих с высокой достоверностью в локальной сети обмен самосинхронизирующимися последовательными двоичными кодами RZ как с фиксированными, так и различными длинами, принадлежащими, например, ряду типа (1).

Источники информации
1. A.c. 1068927, M.Кл. G 06 F 3/04, СССР. Устройство для ввода информации. Горохов Л. П. , Хальфан Р. Ю. и Генина В.А. Опубл. 23.01.1984. Бюл.3 (прототип).

2. Организация последовательных мультиплексных каналов систем автоматического управления. Хвощ С.Т., Дорошенко В.В., Горовой В.В. Под общ. ред. С. Т. Хвоща. - Машиностроение. Ленингр. Отд-ние, 1989. - 271 с., ил.

3. Новиков Ю.В., Карпенко Д.Г. Аппаратура локальных сетей: функции, выбор, разработка. Под общей редакцией Ю.В. Новикова. - M., Издательство ЭКОМ, 1998. - 288 с.: ил.

4. Каган Б.М. Электронные вычислительные машины и системы: Учебное пособие для вузов. - 3-е изд., перераб. и доп. - Энергоатомиздат, 1991. - 592 с. : ил.

5. Щербаков Н. С. Достоверность работы цифровых устройств. - M.: Машиностроение, 1989. - 224 с.: ил.

6. Контроль функционирования больших систем. Шабанов Г.П., Артеменко Е. А. , Матешин А.А., Циклинский Н.И. Под ред. заслуженного изобретателя РСФСР д.т.н. Г.П. Шибанова. M., Машиностроение, 1977, 360 с.

7. А. с. 752317, М.Кл. 3 G 06 F 3/00, СССР. Устройство для ввода информации. Шарпило Н.Н., Щенов Э.В. и Гончарова А.М. Опубл. 30.07.1980. Бюл. 28.

8. А. с. 1081637, М.Кл. G 06 F 3/00, СССР. Устройство для ввода информации. Задорина В.М. и Кочетков А.В. Опубл. 23.03.1984. Бюл. 11.

9. А. с. 1786491, M.Кл. G 06 F 13/00, СССР. Устройство для ввода информации. Гусев Д.Ю. и Крюков Ю.В. Опубл. 07.01.1993. Бюл. 1.

10. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ Петербург, 2001. - 528 с.: ил.

Формула изобретения

Устройство для ввода информации, содержащее приемник-декодер, обнаружитель паузы, регистр сдвига, выход готовности результата операции, тактовый вход и входы самосинхронизирующегося последовательного двоичного кода, являющиеся информационными входами приемника-декодера, отличающееся тем, что оно дополнительно содержит элемент контроля по модулю два, два элемента НЕ, три триггера, буферный регистр, блок управления, первый и второй выходы которого соединены соответственно с тактовым входом буферного регистра и выходом готовности результата операции, программируемый кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя паузы, выход фрагмента параллельно-последовательного двоичного кода, соединенный с кодовым входом элемента контроля по модулю два и кодовым выходом буферного регистра, входы начального сброса, сброса готовности результата операции и строба чтения фрагмента, выход информационной ошибки и выход сбоя битовой синхронизации и готовности фрагмента, соединенные соответственно с третьим и четвертым выходами блока управления, первый вход которого соединен с выходом первого младшего разряда регистра сдвига, информационный выход приемника-декодера через первый элемент НЕ связан с асинхронным инверсным входом установки первого триггера, выход которого соединен с информационным входом второго триггера, тактовый вход которого соединен с тактовым входом регистра сдвига, выходом второго элемента НЕ и входом установки в режим обнаружения обнаружителя паузы, первый выход которого соединен с асинхронными инверсными входами сброса регистра сдвига и установки второго триггера, выход которого соединен с информационным последовательным входом регистра сдвига и входом старшего разряда буферного регистра, входы младших разрядов которого соединены с выходами старших разрядов регистра сдвига, второй вход блока управления соединен с выходом нулевого младшего разряда регистра сдвига и входом управления синхронным режимом параллельная запись/сдвиг вправо регистра сдвига, информационный параллельный вход которого соединен с входом кода константы устройства, у которого старший разряд единица, а остальные разряды нули, информационный вход первого триггера соединен с шиной логического "0" устройства, тактовый вход которого соединен с тактовым входом обнаружителя паузы, выход информационной ошибки устройства соединен с выходом третьего триггера и битовым входом элемента контроля по модулю два, выход которого соединен с информационным входом третьего триггера, асинхронный инверсный вход установки которого соединен с пятым выходом блока управления, третий вход которого соединен с вторым выходом обнаружителя паузы, который содержит два выхода, входы установки в режим обнаружения, тактовый, установки в состояние паузы, первый элемент И-НЕ, вычитающий счетчик, три элемента ИЛИ и кодовый вход, который соединен с информационным параллельным входом вычитающего счетчика, выходы старших разрядов которого соединены с входами первого элемента ИЛИ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, второй вход второго элемента ИЛИ соединен с выходом младшего разряда вычитающего счетчика, асинхронный инверсный вход записи которого соединен с входом установки в режим обнаружения обнаружителя, тактовый вход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом второго элемента ИЛИ и первым выходом обнаружителя, второй выход которого соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента И-НЕ и счетным входом вычитающего счетчика, асинхронный вход сброса которого соединен с входом установки в режим паузы обнаружителя, четвертым входом блока управления и входом начального сброса устройства, вход сброса готовности результата операции которого соединен с пятым входом блока управления, шестой вход которого соединен с входом строба чтения устройства, инверсным входом разрешения кодового выхода буферного регистра и тактовым входом третьего триггера, выход битовой синхронизации приемника-декодера соединен с входом второго элемента НЕ, тактовым входом второго триггера и седьмым входом блока управления, который содержит семь входов, пять выходов, четвертый, пятый и шестой триггеры, элемент ИЛИ-НЕ, второй, третий и четвертый элементы И-НЕ, два элемента И, третий элемент НЕ и четвертый элемент ИЛИ, причем выход второго элемента И-НЕ соединен с первым входом первого элемента И и тактовым входом четвертого триггера, выход четвертого элемента ИЛИ соединен с асинхронным инверсным входом сброса пятого триггера, информационные входы четвертого и шестого триггеров соединены соответственно с шинами логического "0" и логической "1" блока управления, первый выход которого соединен с тактовым входом шестого триггера и выходом третьего элемента И-НЕ, выход четвертого триггера соединен с первым входом второго элемента И-НЕ и вторым выходом блока управления, первый вход которого соединен с вторым входом второго элемента И-НЕ, первый вход четвертого элемента ИЛИ соединен с выходом третьего элемента НЕ, вход которого соединен с первым входом четвертого элемента И-НЕ и вторым входом блока управления, третий вход которого соединен с вторым входом четвертого элемента ИЛИ, асинхронным инверсным входом установки четвертого триггера и первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом четвертого элемента И-НЕ, выходы пятого и шестого триггеров соединены соответственно с третьим и четвертым выходами блока управления, четвертый и пятый входы которого соединены с входами элемента ИЛИ-НЕ, выход которого соединен с асинхронным инверсным входом сброса четвертого триггера и вторым входом первого элемента И, выход которого соединен с асинхронным инверсным входом установки пятого триггера, первым входом второго элемента И и пятым выходом блока управления, асинхронный инверсный вход сброса шестого триггера соединен с выходом второго элемента И, второй вход которого соединен с шестым входом блока управления, седьмой вход которого соединен с третьим входом второго элемента И-НЕ и вторым входом четвертого элемента И-НЕ.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3