Логический вычислитель

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является упрощение структуры за счет уменьшения количества информационных входов в n раз при сохранении функциональных возможностей прототипа. Указанный результат достигается за счет того, что логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержит (n-1) элементов И, (n-1) элементов ИЛИ и (n-1) D-триггеров. 2 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию τ₂=х₁x₂∨x₁x₃∨x₂x₃, зависящую от трех аргументов - входных двоичных сигналов x₁, х₂, х₃∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов x₁, ...,x_n∈{0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (см. рис.2 в статье Савченко Ю.Г., Хмелевая А.В. О методах последовательной реализации симметричных булевых функций // Автоматика и вычислительная техника. 1974. №3. С.24-29), который содержит n-1 элементов И, n-1 элементов ИЛИ и реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов x₁, ...,x_n∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложная структура, поскольку прототип имеет n информационных входов.

Техническим результатом изобретения является упрощение структуры за счет уменьшения количества информационных входов в n раз при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 элементов И и n-1 элементов ИЛИ, особенность заключается в том, что в него введены n-1 D-триггеров, причем неинвертирующий выход i-го D-триггера соединен с вторым входом i-го элемента И и первым входом i-го элемента ИЛИ, подключенного вторым входом и выходом соответственно к первому входу i-го элемента И и входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-ым выходом соответственно к первому входу первого элемента И и выходу i-го элемента ИЛИ, выход каждого предыдущего элемента И соединен с первым входом последующего элемента И, а выход (n-1)-го элемента И является n-ым выходом логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.

Логический вычислитель содержит элементы И 1₁, ...,1_n-1, элементы ИЛИ 2₁, ...,2_n-1, D-триггеры 3₁, ...,3_n-1, причем неинвертирующий выход D-триггера 3_i соединен с вторым входом элемента 1_i и первым входом элемента 2_i, подключенного вторым входом и выходом соответственно к первому входу элемента 1_i и входу данных D-триггера 3_i, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-ым выходом соответственно к первому входу элемента 1₁ и выходу элемента 2_i, выход элемента 1_k соединен с первым входом элемента 1_k+1, а выход элемента 1_n-1 является n-ым выходом логического вычислителя.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы y₁, y₂∈{0,1} (фиг.2), причем период Т сигнала y₂ должен удовлетворять условию T>Δt, где Δt=Δt_Тр+(n-1)Δt_И, а Δt_Тр и Δt_И есть длительности задержек, вносимых D-триггером и элементом И. Синхронно с передним фронтом импульса сигнала y₁ и передними фронтами первого, ..., (n-1)-го импульсов сигнала y₂ на информационный вход логического вычислителя последовательно подаются двоичные сигналы х₁ и х₂, ..., х_n соответственно (фиг.2). Тогда сигналы на выходах элементов 1_i, 2_i будут определяться рекуррентными выражениями

где есть номер момента времени t_i (фиг.2); V_i0=0; W_0j=x_j. В представленной ниже таблице приведены значения выражений (1) при n=4.

V11=x1	V12=x1∨x2	V13=x1∨x2∨x3	V14=x1∨x2∨x3∨x4
W11=0	W12=x1x2	W13=x1x3∨x2x3	W14=x1x4∨x2x4∨x3x4
V21=0	V22=x1x2	V23=x1x2∨x1x3∨x2x3	V24=x1x2∨x1x3∨x1x4∨
W21=0	W22=0	W23=x1x2x3	∨x2x3∨x2x4∨x3x4
			W24=x1x2x4∨x1x3x4∨x2x3x4
V31=0	V32=0	V33=x1x2x3	V34=x1x2x3∨x1x2x4∨x1x3x4∨x1x3x4
W31=0	W32=0	W33=0	W34=x1x2x3x4

Таким образом, на первом, втором, ..., n-ом выходах предлагаемого логического вычислителя при j=n соответственно имеем

где τ₁, ..., τ_n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает более простой по сравнению с прототипом структурой, так как имеет только один информационный вход.

Логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n-1 элементов И и n-1 элементов ИЛИ, отличающийся тем, что в него введены n-1 D-триггеров, причем неинвертирующий выход i-го D-триггера соединен с вторым входом i-го элемента И и первым входом i-го элемента ИЛИ, подключенного вторым входом и выходом соответственно к первому входу i-го элемента И и входу данных i-го D-тригтера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-м выходом соответственно к первому входу первого элемента И и выходу i-го элемента ИЛИ, выход каждого предыдущего элемента И соединен с первым входом последующего элемента И, а выход (n-1)-го элемента И является n-м выходом логического вычислителя, на первый, второй управляющие входы которого подаются соответственно импульсные сигналы y₁, y₂∈{0,1}, причем период Т сигнала y₂ удовлетворяет условию T>Δt, где Δt=Δt_Tp+(n-1)Δt_И, a Δt_Тр и Δt_И - длительности задержек, вносимых D-триггером и элементом И, первый и второй, ..., n-й входные двоичные сигналы последовательно подаются на информационный вход логического вычислителя синхронно с передним фронтом импульса сигнала y₁ и передними фронтами первого, ..., (n-1)-го импульсов сигнала y₂ соответственно.