Логический вычислитель

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является повышение быстродействия. Устройство содержит логические элементы ИЛИ, логические элементы И, D-триггеры. 2 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, патент РФ 2248035, кл. G 06 F 7/38, 2005 г.), которые реализуют n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится низкое быстродействие, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, требуется n тактов вычислений, максимальная длительность каждого из которых определяется выражением Δt=Δt_Тр+(n+1)Δt_Э, где Δt_Тр и Δt_Э есть длительности задержек, вносимых D-триггером и логическим элементом.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2248036, кл. G 06 F 7/38, 2005 г.), который содержит n-1 логических элементов И, n-1 логических элементов ИЛИ, n-1 D-триггеров и реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, требуется n тактов вычислений, максимальная длительность каждого из которых определяется выражением Δt=Δt_Тр+(n+1)Δt_Э, где Δt_Тр и Δt_Э есть длительности задержек, вносимых D-триггером и логическим элементом.

Техническим результатом изобретения является повышение быстродействия.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-1 логических элементов И, n-1 логических элементов ИЛИ и n-1 D-триггеров, особенность заключается в том, что неинвертирующий выход i-го D-триггера соединен с вторым входом i-го логического элемента И и первым входом i-го логического элемента ИЛИ, подключенного выходом к входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-ым выходом соответственно к первому входу i-го логического элемента И и выходу i-го логического элемента ИЛИ, выход k-го логического элемента И соединен с вторым входом (k+1)-го логического элемента ИЛИ, а второй вход первого логического элемента ИЛИ и выход (n-1)-го логического элемента И подключены соответственно к информационному входу и n-му выходу логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.

Логический вычислитель содержит логические элементы И 1₁, ..., 1_n-1, логические элементы ИЛИ 2₁, ..., 2_n-1 и D-триггеры 3₁, ..., 3_n-1, причем неинвертирующий выход D-триггера 3_i соединен с вторым входом элемента 1, и первым входом элемента 2_i, подключенного выходом к входу данных D-триггера 3_i, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-м выходом соответственно к первому входу элемента 1_i и выходу элемента 2_i, выход элемента 1_k соединен с вторым входом элемента 2_k+1, а второй вход элемента 2₁ и выход элемента 1_n-1 подключены соответственно к информационному входу и n-му выходу логического вычислителя.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы y₁, y₂∈{0, 1} (фиг.2), причем период Т сигнала у₂ должен удовлетворять условию Т>Δt, где Δt=Δt_Тр+2Δt_Э есть максимальная длительность такта вычисления, а Δt_Тр и ΔT_Э - длительности задержек, вносимых D-триггером и логическим элементом. Синхронно с передним фронтом импульса сигнала у₁ и передними фронтами первого, ..., (n-1)-го импульсов сигнала у₂ на информационный вход логического вычислителя последовательно подаются двоичные сигналы х₁ и х₂, ..., x_n соответственно (фиг.2). Тогда сигналы на выходах элементов 1_i, 2_i будут определяться рекуррентными выражениями

где есть номер момента времени t_j (фиг.2); V_0j=х_j; W_i0=0. В представленной ниже таблице приведены значения выражений (1) при n=4.

W11=x1	W12=x1∨x2	W13=x1∨x2∨x3	W14=x1∨x2∨x3∨x4
F11=0	V12=x1x2	V13=x1x3∨x2x3	V14=x1x4∨x2x4∨x3x4
W21=0	W22=x1x2	W23=x1x2∨x1x3∨x2x3	W24=x1x2∨x1x3∨x1x4∨
V21=0	V22=0	V23=x1x2x3	∨x2x3∨x2x4∨x3x4
			V24=x1x2x4∨x1x3x4∨x2x3x4
W31=0	W32=0	W33=x1x2x3	W34=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4
V31=0	V32=0	V33=0	V34=x1x2x3x4

Таким образом, на первом, втором, ..., n-м выходах предлагаемого логического вычислителя при j=n соответственно имеем

W_1n=τ₁=x₁∨x₂∨...∨x_n,

W_2n=τ₂=x₁x₂∨x₁x₃∨...∨x_n-1x_n,

........................

V_(n-1)n=τ_n=x₁x₂...x_n,

где τ₁, ..., τ_n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает более высоким по сравнению с прототипом быстродействием, так как реализует указанные функции за n тактов вычислений, максимальная длительность каждого из которых определяется выражением Δt=Δt_Тр+2Δt_Э.

Логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n-1 логических элементов И, n-1 логических элементов ИЛИ и n-1 D-триггеров, отличающийся тем, что неинвертирующий выход i-го D-триггера соединен с вторым входом i-го логического элемента И и первым входом i-го логического элемента ИЛИ, подключенного выходом к входу данных i-го D-триггера, вход сброса и тактовый вход которого соединены соответственно с первым и вторым управляющими входами логического вычислителя, подключенного информационным входом и i-м выходом соответственно к первому входу i-го логического элемента И и выходу i-го логического элемента ИЛИ, выход k-го логического элемента И соединен с вторым входом (k+1)-го логического элемента ИЛИ, а второй вход первого логического элемента ИЛИ и выход (n-1)-го логического элемента И подключены соответственно к информационному входу и n-му выходу логического вычислителя.