Дифференциальный усилитель с повышенным ослаблением синфазного сигнала

Изобретение относится к радиотехнике и связи для усиления аналоговых сигналов, в структуре аналоговых микросхем различного функционального назначения (например, операционных усилителях (ОУ), компараторах). Технический результат заключается в повышении коэффициента ослабления входных синфазных сигналов. Дифференциальный усилитель (ДУ) содержит входной дифференциальный каскад (ДК) (1), токовые выходы (2 и 3) которого связаны с эмиттерами первого (4) и второго (5) вспомогательных транзисторов (Т) и первым (6) и вторым (7) токостабилизирующими двухполюсниками (ТСД), первое токовое зеркало (ТЗ) (8), вход которого (9) соединен с коллектором Т (4), а выход (10) подключен ко входу (11) второго ТЗ (12), третье ТЗ (13), вход (14) которого подключен к коллектору Т (5), причем выходы (15 и 16) ТЗ (13) и ТЗ (12) соединены с выходом (17) ДУ, а базы Т (4) и Т (5) связаны с источником напряжения смещения (ИНС) (18). В схему введено четвертое ТЗ (19), а также первый (20) и второй (21) дополнительные Т, базы которых соединены с ИНС (18), эмиттер Т (20) связан с эмиттером Т (4), эмиттер Т (21) связан с эмиттером Т (5), коллектор Т (21) подключен ко входу (22) ТЗ (19), а коллектор Т (20) соединен со входом (9) ТЗ (8), коллектором Т (4) и токовым выходом (23) ТЗ (19). 6 ил.

 

Изобретение относится к области радиотехники и связи и может быть использовано в качестве устройства усиления аналоговых сигналов, в структуре аналоговых микросхем различного функционального назначения (например, операционных усилителях (ОУ), компараторах).

Известны схемы так называемых «перегнутых» каскодных дифференциальных усилителей (ДУ) [1-40], которые стали основой более чем 20 серийных операционных усилителей, выпускаемых как зарубежными (НА2520, НА5190, AD797, AD8631, AD8632, ОР90 и др.), так и российскими (154УД3 и др.) микроэлектронными фирмами. В связи с высокой популярностью такой архитектуры ДУ на их модификации выдано более 100 патентов для ведущих производителей микроэлектронных изделий. Предлагаемое изобретение относится к данному подклассу устройств.

Ближайшим прототипом (фиг.1) заявляемого устройства является дифференциальный усилитель, описанный в патенте США №3.979.689 (Re 30.587), содержащий входной дифференциальный каскад 1, токовые выходы которого 2 и 3 связаны с эмиттерами первого 4 и второго 5 вспомогательных транзисторов и первым 6 и вторым 7 токостабилизирующими двухполюсниками, первое токовое зеркало 8, вход которого 9 соединен с коллекторами первого 4 вспомогательного транзистора, а выход 10 подключен ко входу 11 второго токового зеркала 12, третье токовое зеркало 13, вход которого 14 подключен к коллектору второго вспомогательного транзистора 5, причем выходы 15 и 16 третьего 13 и второго 12 токовых зеркал соединены с выходом 17 дифференциального усилителя, а базы первого 4 и второго 5 вспомогательных транзисторов связаны с источником напряжения смещения 18.

Существенный недостаток известного ДУ состоит в том, что он имеет недостаточно высокое ослабление синфазных сигналов (коэффициент К_ос.сф).

Основная цель предлагаемого изобретения состоит в повышении коэффициента ослабления входных синфазных сигналов.

Поставленная цель достигается тем, что в дифференциальный усилитель фиг.1, содержащий входной дифференциальный каскад 1, токовые выходы которого 2 и 3 связаны с эмиттерами первого 4 и второго 5 вспомогательных транзисторов и первым 6 и вторым 7 токостабилизирующими двухполюсниками, первое токовое зеркало 8, вход которого 9 соединен с коллекторами первого 4 вспомогательного транзистора, а выход 10 подключен ко входу 11 второго токового зеркала 12, третье токовое зеркало 13, вход которого 14 подключен к коллектору второго вспомогательного транзистора 5, причем выходы 15 и 16 третьего 13 и второго 12 токовых зеркал соединены с выходом 17 дифференциального усилителя, а базы первого 4 и второго 5 вспомогательных транзисторов связаны с источником напряжения смещения 18, вводятся новые элементы и связи - в схему введено четвертое токовое зеркало 19, а также первый 20 и второй 21 дополнительные транзисторы, базы которых соединены с источником напряжения смещения 18, эмиттер первого 20 дополнительного транзистора связан с эмиттером первого вспомогательного транзистора 4, эмиттер второго дополнительного транзистора 21 связан с эмиттером второго вспомогательного транзистора 5, коллектор второго дополнительного транзистора 21 подключен ко входу 22 четвертого токового зеркала 19, а коллектор первого дополнительного транзистора 20 соединен со входом 9 первого токового зеркала 8 и коллектором первого вспомогательного транзистора 4 и токовым выходом 23 четвертого токового зеркала 19.

Схема заявляемого устройства в соответствии с формулой изобретения показана на фиг.2.

На фиг.3 - 4 показаны схемы заявляемого (фиг.4) и известного (фиг.3) устройств в среде компьютерного моделирования PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар». При этом выходное сопротивление источников опорного тока, зависящее от напряжения Эрли их транзисторов, моделировалось сопротивлением R=30 K.

На чертежах фиг.5 и фиг.6 приведены результаты компьютерного моделирования частотной зависимости К_ос.сф при разных значениях коэффициентов передачи по току применяемых в схеме токовых зеркал 19, 8, 12, 13 (Gain =0,9, фиг.5 и Gain =0,99, фиг.6).

Дифференциальный усилитель фиг.2 содержит входной дифференциальный каскад 1, токовые выходы которого 2 и 3 связаны с эмиттерами первого 4 и второго 5 вспомогательных транзисторов и первым 6 и вторым 7 токостабилизирующими двухполюсниками, первое токовое зеркало 8, вход которого 9 соединен с коллекторами первого 4 вспомогательного транзистора, а выход 10 подключен ко входу 11 второго токового зеркала 12, третье токовое зеркало 13, вход которого 14 подключен к коллектору второго вспомогательного транзистора 5, причем выходы 15 и 16 третьего 13 и второго 12 токовых зеркал соединены с выходом 17 дифференциального усилителя, а базы первого 4 и второго 5 вспомогательных транзисторов связаны с источником напряжения смещения 18. В схему введено четвертое токовое зеркало 19, а также первый 20 и второй 21 дополнительные транзисторы, базы которых соединены с источником напряжения смещения 18, эмиттер первого 20 дополнительного транзистора связан с эмиттером первого вспомогательного транзистора 4, эмиттер второго дополнительного транзистора 21 связан с эмиттером второго вспомогательного транзистора 5, коллектор второго дополнительного транзистора 21 подключен ко входу 22 четвертого токового зеркала 19, а коллектор первого дополнительного транзистора 20 соединен со входом 9 первого токового зеркала 8 и коллектором первого вспомогательного транзистора 4 и токовым выходом 23 четвертого токового зеркала 19.

Рассмотрим работу заявляемого ДУ при подаче на его входы синфазного сигнала u_c=u_вх.1=u_вх.2. Изменение u_c приводит к появлению токов i₂ и i₃ в узлах 2 и 3, обусловленных неидеальностью транзисторов дифференциального каскада 1 и цепей стабилизации его статического режима:

где S_сф - крутизна передачи синфазного сигнала дифференциального каскада 1.

Эти токи передаются в эмиттеры транзисторов 20, 4, 21 и 5

Поэтому ток в нагрузке, обусловленный синфазным сигналом u_c

i_н.з=i₁₆-i₁₅=0,5S_сфK_i13u_c-K_i8K_i12(i_к20+i_к4-i₂₃).

После преобразований из уравнения () можно получить

При одинаковых значениях коэффициентов передачи по току токовых зеркал 19, 8, 13, 12 (К_i19=K_i8=К_i13=К_i12=К_i:

u_н.з=0,55S_сфu_с(1-К_i)².

В ДУ-прототипе

i_н.прот=S_сф(1-К_i)u_c.

Таким образом, передача синфазного сигнала в предлагаемом ДУ значительно меньше, чем в ДУ-прототипе, что повышает К_ос.сф

Полученные выше выводы подтверждаются результатами моделирования предлагаемой схемы в среде PSpice, показанными на чертежах фиг.5 и фиг.6, - при К_i=0,9 обеспечивается выигрыш по К_ос.сф в 26 дБ, а при K_i=0,99 - в 36 дБ.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент США № 6.304.143.

2. Патент США № 5.418.491.

3. Патент США №.4.463.319.

4. Патент США № 6.717.474.

5. Патент США № 6.734.720.

6. Патент США №.4.723.111.

7. Патент США № 4.293.824.

8. Патент США № 5.323.121.

9. Патент США №.5.091.701.

10. Патент США №.4.406.990.

11. Патент США №.5.422.600.

12. Патент США № 6.788.143.

13. Патент США № 4.274.061.

14. Патент США №.5.327.100.

15. Патент США № 5.786.729.

16. Патент США № 3.644.838.

17. Патент США № 4.600.893.

18. Патент США № 4.390.850.

19. Патент США № 6.628.168.

20. Матавкин В.В. Быстродействующие операционные усилители. М.: Радио и связь, 1989. С.74, рис.4.15, стр.98, рис.6.7.

21. Патент США № 6.218.900, фиг.1.

22. Патентная заявка US 2002/0196079.

23. Патент США Re 30.587.

24. Патент ЕР 1.227.580.

25. Патент США № 6.714.076.

26. Патентная заявка US 2004/0090268 A1.

27. Патент США № 4.959.622, фиг.1.

28. Патент США № 6.018.268.

29. Патент США №.5.952.882.

30. Патент США №.6.580.325.

31. Патент США № 6.965.266.

32. Патент США № 6.867.643.

33. Патент США № 6.236.270.

34. Патент США № 6.229.394.

35. Патент США № 5.734.296.

36. Патент США № 5.477.190.

37. Патент США № 6.084.475.

38. Патент США № 3.733.559.

39. Патентная заявка US 2005/0001682 A1.

40. Патент США № 6.300.831.

Дифференциальный усилитель, содержащий входной дифференциальный каскад (1), токовые выходы которого (2) и (3) связаны с эмиттерами первого (4) и второго (5) вспомогательных транзисторов и первым (6) и вторым (7) токостабилизирующими двухполюсниками, первое токовое зеркало (8), вход которого (9) соединен с коллектором первого (4) вспомогательного транзистора, а выход (10) подключен ко входу (11) второго токового зеркала (12), третье токовое зеркало (13), вход (14) которого подключен к коллектору второго вспомогательного транзистора (5), причем выходы (15) и (16) третьего (13) и второго (12) токовых зеркал соединены с выходом (17) дифференциального усилителя, а базы первого (4) и второго (5) вспомогательных транзисторов связаны с источником напряжения смещения (18), отличающийся тем, что в схему введено четвертое токовое зеркало (19), а также первый (20) и второй (21) дополнительные транзисторы, базы которых соединены с источником напряжения смещения (18), эмиттер первого (20) дополнительного транзистора связан с эмиттером первого вспомогательного транзистора (4), эмиттер второго дополнительного транзистора (21) связан с эмиттером второго вспомогательного транзистора (5), коллектор второго дополнительного транзистора (21) подключен ко входу (22) четвертого токового зеркала (19), а коллектор первого дополнительного транзистора (20) соединен со входом (9) первого токового зеркала (8), коллектором первого вспомогательного транзистора (4) и токовым выходом (23) четвертого токового зеркала (19).