Каскадное парафазное логическое устройство

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации логических устройств. Устройство содержит в каждом каскаде первый (1) второй (2) КМДП инверторы, включенные по схеме триггера, входной (3) и выходной (4) тактирующие элементы, первый (5) второй (6) транзисторы сброса n-типа и логический блок (7), содержащий несколько ключевых цепей, включенных между выходами (8) и (9) каскада и шиной земли (12). Входной тактирующий элемент (3) выполнен по схеме инвертора, вход которого подключен к тактовому входу (13) каскада и соединен с затворами транзисторов сброса (5) и (6) n-типа, а его выход (17) соединен с клеммой (10) положительного питания КМДП инверторов, выходы которых соединены с соответствующими выходами (8) и (9) каскада и с затворами параллельно включенных транзисторов n-типа (20) и (21) выходного тактирующего элемента (4), затвор транзистора (18) р-типа которого подключен к клемме (10), а выход является тактовым выходом (19) каскада. Логический блок (7) содержит ключевые цепи, выполненные из последовательно соединенных транзисторов n-типа, затворы которых подключены к парафазным логическим входам (22) каскада таким образом, что только одна ключевая цепь нормально замкнута, а все другие нормально разомкнуты. Технический результат - упрощение устройства. 2 ил.

 

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации логических устройств.

Известно каскадное логическое устройство с парафазными входами и выходами (Патент США №5841298, FIG. 9/12, Н03К 19/096, НКИ 326/97 от 24.11.1998). Оно содержит в каждом каскаде два логических инвертора с обратными связями, логический блок из ключевых цепей на транзисторах n-типа, входной и выходной статические инверторы, тактовый транзистор р-типа и дополнительные транзисторы n-типа. Недостатком элемента является недостаточная надежность функционирования последовательно включенных каскадов с существенно различными нагрузками вследствие того, что задержка передачи тактового сигнала через два инвертора не зависит от задержки формирования сигнала в логической части.

Наиболее близким техническим решением к предлагаемому является каскадное парафазное логическое устройство (Патент США №6211704, FIG.7, Н(А)03К 19/096, НКИ 326/121 от 03.04.2001). Это устройство, принятое за прототип, содержит в каждом каскаде два инвертора с обратными связями, логический блок в виде ключевых цепей, выполненных на последовательно соединенных транзисторах n-типа, два входных и выходной инверторы, элемент контроля на двух транзисторах n-типа и транзисторе р-типа, а также тактовый и ключевой транзисторы n-типа. Недостаток этого устройства - его избыточная сложность, когда для реализации необходимо 4 входных и 4 выходных управляющих сигнала и 15 МДП транзисторов, помимо логических.

Технической задачей, решаемой в изобретении, является упрощение устройства.

Поставленная цель достигается тем, что каскадное парафазное логическое устройство, содержащее в каждом каскаде первый и второй КМДП инверторы, включенные между клеммами положительного и нулевого питания, входной и выходной тактирующие элементы и логический блок, содержащий по меньшей мере две ключевые цепи, выполненные каждая из последовательно соединенных транзисторов n-типа, затворы которых подключены к парафазным логическим входам каскада таким образом, что только одна ключевая цепь нормально замкнута, а все другие нормально разомкнуты, при этом первые выводы ключевых цепей объединены, а вторые являются соответственно прямым или инверсным выходами каскада, причем прямой выход каскада соединен дополнительно с выходом первого и с входом второго КМДП инверторов и с затвором первого транзистора n-типа выходного тактирующего элемента, а инверсный выход каскада соединен с выходом второго и с входом первого КМДП инверторов и с затвором второго транзистора n-типа выходного тактирующего элемента, который содержит также транзистор р-типа, включенный между шиной питания и тактовым выходом каскада, а входной тактирующий элемент содержит транзистор р-типа и транзистор n-типа, которые включены последовательно между шиной питания и шиной земли, причем затвор транзистора р-типа входного тактирующего элемента подключен к тактовому входу каскада, а выход того же элемента соединен с клеммой положительного питания и с затвором транзистора р-типа выходного тактирующего элемента, транзисторы n-типа которого подключены стоками к тактовому выходу каскада, дополнительно содержит в каждом каскаде первый и второй транзисторы сброса n-типа, которые включены между шиной земли и соответственно прямым и инверсным выходами каскада и затворы которых подключены к тактовому входу каскада, с которьм соединен также затвор транзистора n-типа входного тактирующего элемента, причем первые выводы ключевых цепей логического блока, объединенные истоки транзисторов n-типа выходного тактирующего элемента и клемма нулевого питания подключены к шине земли.

Существенными отличительными признаками в указанной совокупности признаков является наличие двух транзисторов сброса n-типа, которые включены между шиной земли и соответственно прямым и инверсным выходами каскада, а затворы которых подключены к тактовому входу, причем КМДП инверторы включены между шиной земли и выходом тактирующего элемента, который выполнен по схеме инвертора, а два транзистора n-типа выходного тактирующего элемента, включенные параллельно, затворы которых подключены к выходам каскада, совместно с транзистором р-типа данного элемента образуют выходной тактирующий элемент, выполняющий функции, как контроля срабатывания логической части данного каскада так и тактирования последующего каскада, причем ключевые цепи логического блока подключены непосредственно к шине земли.

Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - упрощение устройства. В каскадных устройствах в выключенном состоянии напряжения логического "0" на его выходах не должны превышать порогового напряжения транзисторов n-типа, а последующий каскад должен тактироваться и включатся только при срабатывании предыдущего каскада. В известном устройстве для этих целей в каждом каскаде используется 4 тактирующих элемента и соответственно 4 входных и 4 выходных тактовых сигнала и в целом 15 МДП транзисторов без логического блока. В заявленном устройстве эти условия достигаются за счет наличия транзистров сброса и функционирования выходного тактирующего элемента в зависимости как от тактового сигнала, так и логических сигналов на выходах каскада. Один единственный тактовый вход, по нулевому сигналу которого формируется напряжение питания и установка КМДП инверторов в парафазное состояние, обеспечивает подготовку выходного тактирующего элемента к формированию на его выходе нулевого сигнала и, следовательно, включение последующего каскада только при наличии единичного сигнала на одном из выходов предыдущего каскада. Причем это согласование и надежная асинхронная работа каскадного устройства реализуется при реальной нагрузке каждого каскада. При этом не требуется тактирование ключевых цепей логического блока дополнительным сигналом управления. Заявленное устройство при этом выполнено на 11 МДП транзисторах помимо логического блока.

На фиг.1 приведена принципиальная схема заявляемого каскадного парафазного логического устройства в виде одного каскада. На фиг.2 приведена в качестве примера принципиальная схема логического блока для реализации функции 'Исключающее ИЛИ'.

Каскадное парафазное логическое устройство содержит в каждом каскаде (Фиг.1) первый 1, второй 2 КМДП инверторы, входной 3 и выходной 4 тактирующие элементы, первый 5, второй 6 транзисторы сброса n-типа и логический блок 7.

Выход первого КМДП инвертора 1 подключен к входу второго КМДП инвертора 2 и соединен с прямым выходом 8 каскада. Выход второго КМДП инвертора 2 подключен к входу первого КМДП ивертора 1 и соединен с инверсным выходом 9 каскада. КМДП инверторы 1 и 2 включены между клеммой 10 положительного питания и клеммой 11 нулевого питания, которая соединена с шиной земли 12. Первый 5 и второй 6 транзисторы сброса n-типа, затворы которых подключены к тактовому входу 13 каскада, включены между шиной земли 12 и соответственно прямым 8 и инверсным 9 выходами каскада.

Входной тактирующий элемент 3 содержит транзистор р-типа 14 и транзистор n-типа 15, которые включены последовательно между шиной питания 16 и шиной земли 12 по схеме КМДП инвертора, причем затворы этих транзисторов подключены к тактовому входу 13 каскада, а выход 17 того же элемента соединен с клеммой положительного питания 10.

Выходной тактирующий элемент 4 содержит транзистор р-типа 18, который включен между шиной питания 16 и тактовым выходом 19 каскада, и первый 20, и второй 21 транзисторы n-типа, которые включены параллельно между тактовым выходом 19 каскада и шиной земли 12, причем затворы транзисторов n-типа 20 и 21 соединены соответственно с прямым 8 и инверсным 9 выходами каскада, а затвор транзистора р-типа 18 того же элемента соединен с выходом 17 входного тактирующего элемента 3.

Логический блок 7 содержит по меньшей мере две ключевые цепи, выполненные из последовательно соединенных транзисторов n-типа каждая, затворы которых подключены к парафазным логическим входам 22 каскада таким образом, что только одна ключевая цепь нормально замкнута, а все другие нормально разомкнуты, причем первые выводы ключевых цепей соединены с шиной земли 12, а вторые являются соответственно прямым 8 или инверсным 9 выходами каскада.

Логический блок 7 при реализации функции 'Исключающее ИЛИ' (Фиг.2) содержит 6 транзисторов 23-28 n-типа, которые включены попарно последовательно и составляют 4 ключевые цепи логического блока: первая содержит первый 23 и второй 24 транзисторы n-типа, вторая - третий 25 и четвертый 26 транзисторы n-типа, третья - четвертый 26 и пятый 27 транзисторы n-типа, четвертая - второй 24 и шестой 28 транзисторы n-типа логического блока. Количество ключевых цепей соответствует числу логических состояний элемента - в данном случае 4 от двух переменных. Затворы первого 23 и пятого 27 транзисторов n-типа подключены к первому 29 логическому входу каскада, затворы третьего 25 и шестого 28 транзисторов n-типа подключены к второму 30 логическому входу, затворы второго 24 и четвертого 26 транзисторов подключены соответственно к третьему 31 и четвертому 32 логическим входам каскада. Первая и вторая ключевые цепи включены между прямым 8 выходом каскада и шиной земли 12, а третья и четвертая цепи включены между инверсным 9 выходом каскада и шиной земли 12.

Устройство работает следующим образом. В исходном состоянии на первом полутакте при единичном сигнале на тактовом входе 13 каскада напряжение на выходе 17 входного тактирующего инвертора 3 и на клемме положительного питания 10 равно нулю, транзисторы сброса 5 и 6 открыты и сигналы на выходах 8 и 9 каскада также нулевые. На тактовом выходе 19 каскада - сигнал логической 1, который подан на тактовый вход 13 последующего каскада. Нулевые сигналы с выходов 8 и 9 каскада подаются на один из парафазных входов 22 логического блока 7 последующего каскада. Все ключевые цепи логических блоков 7 находятся поэтому в выключенном состоянии, в силу чего не требуется дополнительное тактирование. На других логических входах 22 каскадов устанавливаются парафазные сигналы, соответствующие входным переменным. Такое исходное состояние характерно для всех последовательно включенных каскадов устройства. На первый 29 и второй 30 логические входы для заданной, в данном случае функции 'Исключающее ИЛИ' поданы соответственно прямой и логически дополняющий сигналы первой переменной X, а на третий 31 и четвертый 32 логические входы поданы соответственно прямой и логически дополняющий сигналы второй переменной Y. При равенстве переменных Х=Y в замкнутом состоянии находятся первая (при 1) или вторая (при 0) ключевые цепи логического блока. При логическом неравенстве переменных в замкнутом состоянии находятся третья или четвертая ключевые цепи. Причем транзисторы n-типа ключевых цепей работают в режиме переключателей на разряд узловых емкостей выходов каскада.

Рабочий полутакт начинается с подачи на тактовый вход 13 первого каскада устройства нулевого сигнала, при этом на все его логические входы 22 уже поданы сигналы от внешних устройств. Транзисторы сброса 5 и 6 n-типа закрываются, а на выходе 17 входного тактирующего инвертора 3 и клемме положительного питания 10 напряжение нарастатает до величины напряжения на шине питания 16. Транзистор р-типа 18 выходного тактирующего элемента 4 при этом закрывается, подготавливая выход этого элемента к формированию сигнала логического 0. Одновременно через открытые транзисторы р-типа КМДП инверторов 1 и 2 начинают расти напряжения на емкостях нагрузок, связанных с выходами этих инверторов. Если в замкнутом состоянии находится первая или вторая комбинационные цепи, то благодаря току через них напряжение на выходе первого КМДП инвертора 1 растет медленнее, чем на выходе второго КМДП инвертора 2. Поскольку данные инверторы объединены обратными связями по схеме триггера, процесс приводит к формированию нулевого напряжения на выходе первого инвертора 1 и на прямом выходе 8 каскада, а на выходе второго инвертора 2 и инверсном выходе 9 каскада - положительного напряжения, равного напряжению на шине питания 16, соответствующего логической 1 при X=Y.

Одновременно начинает открываться второй транзистор 21 n-типа выходного тактирующего элемента 4 и напряжение на тактовом выходе 19 каскада убывает до 0 с задержкой, определяемой скоростью формирования положительного напряжения на выходе второго КМДП инвертора 2 и инверсном выходе 9 каскада, которая определяется величиной нагрузки каскада. Таким образом одновременно с установкой КМДП инверторов в парафазное состояние синхронно подготавливается включение последующего каскада устройства.

Завершается полный такт при срабатывании последнего каскада устройства единичным сигналом на тактовом входе 13 первого каскада. Напряжение на выходе входного тактирующего элемента 3 и на клемме положительного питания 10 убывает, а первый 5 и второй 6 транзисторы сброса n-типа открываются и независимо от состояния проводимости ключевых цепей логического блока 7 напряжение на соответствующем выходе каскада падает от напряжения на шине питания до нуля, что ведет к установке сигнала логической 1 на тактовом выходе 19 данного каскада и к установке в исходное состояние последующего каскада.

Каскадное парафазное логическое устройство, содержащее в каждом каскаде первый и второй КМДП инверторы, включенные между клеммами положительного и нулевого питания, входной и выходной тактирующие элементы и логический блок, содержащий по меньшей мере две ключевые цепи, выполненные каждая из последовательно соединенных транзисторов n-типа, затворы которых подключены к парафазным логическим входам каскада таким образом, что только одна ключевая цепь нормально замкнута, а все другие - нормально разомкнуты, при этом первые выводы ключевых цепей объединены, а вторые являются соответственно прямым или инверсным выходами каскада, причем прямой выход каскада соединен дополнительно с выходом первого и с входом второго КМДП инверторов и с затвором первого транзистора n-типа выходного тактирующего элемента, а инверсный выход каскада соединен с выходом второго и с входом первого КМДП инверторов и с затвором второго транзистора n-типа выходного тактирующего элемента, который содержит также транзистор р-типа, включенный между шиной питания и тактовым выходом каскада, а входной тактирующий элемент содержит транзистор р-типа и транзистор n-типа, которые включены последовательно между шиной питания и шиной земли, причем затвор транзистора р-типа входного тактирующего элемента подключен к тактовому входу каскада, а выход того же элемента соединен с клеммой положительного питания и с затвором транзистора р-типа выходного тактирующего элемента, транзисторы n-типа которого подключены стоками к тактовому выходу каскада, отличающееся тем, что содержит в каждом каскаде первый и второй транзисторы сброса n-типа, которые включены между шиной земли и соответственно прямым и инверсным выходами каскада и затворы которых подключены к тактовому входу каскада, с которым соединен также затвор транзистора n-типа входного тактирующего элемента, причем первые выводы ключевых цепей логического блока, объединенные истоки транзисторов n-типа выходного тактирующего элемента и клемма нулевого питания подключены к шине земли.