Логический вычислитель

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в упрощении устройства за счет уменьшения числа типов используемых элементов и цены по Квайну. Логический вычислитель предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический вычислитель содержит n мажоритарных элементов (1₁, …, 1_n) и n D-триггеров (2₁, …, 2_n). За счет мажоритарных элементов повышена однородность состава и уменьшена цена по Квайну. 2 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, патент РФ 2248035, кл. G06F 7/38, 2005 г. ), которые реализуют любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится сложность устройства, обусловленная тем, что, в частности, упомянутый аналог состоит из элементов трех типов (D-триггеров, элементов И, элементов ИЛИ) и его цена по Квайну равна 4n.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2300138, кл. G06F 7/57, 2007 г.), который содержит n D-триггеров и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложность устройства, обусловленная тем, что прототип состоит из элементов трех типов (D-триггеров, элементов И, элементов ИЛИ) и его цена по Квайну равна 4n.

Техническим результатом изобретения является упрощение устройства за счет уменьшения числа типов используемых элементов и цены по Квайну при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n D-триггеров, у которых вход данных первого, вход установки и тактовый вход i-го D-триггеров соединены соответственно с шиной нулевого потенциала, первым и вторым управляющими входами логического вычислителя, особенность заключается в том, что в него введены n мажоритарных элементов, причем первый и второй входы i-го мажоритарного элемента соединены соответственно с неинвертирующим выходом и входом данных i-го D-триггера, выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а выход n-го мажоритарного элемента является выходом логического вычислителя, i-й информационный вход которого соединен с третьим входом i-го мажоритарного элемента.

На фиг. 1 и фиг. 2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы сигналов настройки.

Логический вычислитель содержит мажоритарные элементы 1₁, …, 1_n и D-триггеры 2₁, …, 2_n, причем первый и второй входы элемента 1_i соединены соответственно с неинвертирующим выходом и входом данных D-триггера 2_i, выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а второй вход элемента 1₁ и выход элемента 1_n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, i-й информационный, первый и второй управляющие входы которого подключены соответственно к третьему входу элемента 1_i, входу установки и тактовому входу D-триггера 2_i.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, …, n-й информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы x₁, …, x_n∈{0,1} и импульсные сигналы y₁, у₂∈{0,1} (фиг. 2), причем период Τ сигнала у₂ должен удовлетворять условию Τ>Δt, где Δt=Δt_Τp+nΔt_Э, a Δt_Τp и Δt_Э есть длительности задержек, вносимых D-триггером и мажоритарным элементом. Тогда сигнал на выходе элемента 1_i будет определяться рекуррентным выражением

где есть номер момента времени t_j (фиг. 2); W_(i-1)0=1; W_0j=0. В представленной ниже таблице приведены значения выражения (1) при n=4.

Таким образом, на выходе предлагаемого логического вычислителя имеем

где τ₁, …., τ_n есть простые симметричные булевы функции (см. стр. 126 в книге: Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). Согласно (2) и фиг. 2 настройка вычислителя (фиг. 1) на реализацию функции τ_j осуществляется соответствующим количеством m=j-1 импульсов сигнала y₂.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и является по сравнению с прототипом более простым, так как состоит из элементов только двух типов (D-триггеров, мажоритарных элементов) и его цена по Квайну равна 3n.

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n D-триггеров, у которых вход данных первого, вход установки и тактовый вход i-го D-триггеров соединены соответственно с шиной нулевого потенциала, первым и вторым управляющими входами логического вычислителя, отличающийся тем, что в него введены n мажоритарных элементов, причем первый и второй входы i-го мажоритарного элемента соединены соответственно с неинвертирующим выходом и входом данных i-го D-триггера, выход предыдущего мажоритарного элемента подключен к второму входу последующего мажоритарного элемента, а выход n-го мажоритарного элемента является выходом логического вычислителя, i-й информационный вход которого соединен с третьим входом i-го мажоритарного элемента.