Демодулятор сигналов с непрерывной частотной манипуляцией

Изобретение относится к радиотехнике и может использоваться для демодуляции сигналов с минимальной частотной манипуляцией и управляемой межсимвольной интерференцией на двух символьных интервалах в системах передачи дискретной информации. Технический результат состоит в повышении помехоустойчивости приема сигналов с минимальной частотной манипуляцией и управляемой межсимвольной интерференцией на двух символьных интервалах. Демодулятор сигналов с непрерывной частотной манипуляцией содержит блок 1 корреляторов, формирователь 2 элементарных сигналов, первый 3, второй 4, третий 5 и четвертый 6 вычислители веса сигнального пути, коммутатор 7 и детектор 8 максимального сигнала/дешифратор. Входом устройства является информационный вход блока 1 корреляторов, а выходом - выход коммутатора 7. Выходная сигнальная шина и тактовый выход формирователя 2 элементарных сигналов подключены соответственно к входной сигнальной шине и тактовому входу блока 1 корреляторов. Выходы блока 1 корреляторов соединены со входами первого 3, второго 4, третьего 5 и четвертого 6 вычислителей веса сигнального пути. Первые выходы первого 3, второго 4, третьего 5 и четвертого 6 вычислителей веса сигнального пути подключены соответственно к первому, второму, третьему и четвертому информационным входам коммутатора 7, управляющий вход которого соединен с выходом детектора 8 максимального сигнала/дешифратора. Вторые выходы первого 3, второго 4, третьего 5 и четвертого 6 вычислителей веса сигнального пути соединены соответственно с первым, вторым, третьим и четвертым входами детектора максимального сигнала/дешифратора. 6 ил.

 

Область техники, к которой относится изобретение

Изобретение относится к радиотехнике и может использоваться для демодуляции 2МЧМ сигналов с минимальной частотной манипуляцией и управляемой межсимвольной интерференцией на двух символьных интервалах в системах передачи дискретной информации.

Уровень техники

Наиболее близким к предлагаемому является демодулятор сигналов с непрерывной частотной манипуляцией (устройство для приема сигналов с минимальной угловой модуляцией), содержащий блок корреляторов (первый и второй корреляторы, первое, второе, третье и четвертое устройства выборки/хранения), вход которого является входом устройства, формирователь элементарных сигналов (синхронизатор), опорные выходы которого образуют выходную сигнальную шину и подключены к входной сигнальной шине блока корреляторов (к опорным входам первого и второго корреляторов, выходы которых подключены к информационным входам первого, второго, третьего и четвертого устройств выборки/хранения, выходы которых образуют выходную шину блока корреляторов), выходная шина которого соединена со входами первого и второго сумматоров, выходы которых подключены к прямому и инверсному входам компаратора, выход которого является выходом устройства [1].

Известный демодулятор сигналов с непрерывной частотной манипуляцией (устройство для приема сигналов с минимальной угловой модуляцией) позволяет принимать МЧМ сигналы с минимальной частотной манипуляцией (частотно-манипулированные сигналы с индексом модуляции D=0,5 и без разрыва фазы). Однако, при его использовании для приема сигналов с минимальной частотной манипуляцией и управляемой межсимвольной интерференцией на двух символьных интервалах (2МЧМ) возникает недопустимо большое количество ошибок. Следовательно, недостатком известного демодулятора сигналов с непрерывной частотной манипуляцией является недостаточная помехоустойчивость.

Технический результат состоит в повышении помехоустойчивости приема 2МЧМ сигналов с минимальной частотной манипуляцией и управляемой межсимвольной интерференцией на двух символьных интервалах.

Раскрытие сущности изобретения

Для достижения указанного технического результата в демодулятор сигналов с непрерывной частотной манипуляцией, содержащий формирователь элементарных сигналов, выходная сигнальная шина и тактовый выход которого подключены соответственно к входной сигнальной шине и тактовому входу блока корреляторов, информационный вход которого является входом устройства, введены первый, второй, третий и четвертый вычислители веса сигнального пути, детектор максимального сигнала/дешифратор и коммутатор, выход которого является выходом устройства, а первый, второй, третий и четвертый информационные входы подключены к первым выходам соответственно первого, второго, третьего и четвертого вычислителей веса сигнального пути, вторые выходы которых соединены соответственно с первым, вторым, третьим и четвертым входами детектора максимального сигнала/дешифратора, выход которого подключен к управляющему входу коммутатора, выходы блока корреляторов соединены со входами первого, второго, третьего и четвертого вычислителей веса сигнального пути следующим образом: первый выход блока корреляторов - с первым входом первого вычислителя веса сигнального пути, второй выход блока корреляторов - с четвертым входом первого вычислителя веса сигнального пути и со вторым входом второго вычислителя веса сигнального пути, третий выход блока корреляторов - с пятым входом первого вычислителя веса сигнального пути и со вторым входом четвертого вычислителя веса сигнального пути, четвертый выход блока корреляторов - с первым входом второго вычислителя веса сигнального пути, пятый выход блока корреляторов - со вторым входом первого вычислителя веса сигнального пути и с четвертым входом второго вычислителя веса сигнального пути, шестой выход блока корреляторов - с пятым входом второго вычислителя веса сигнального пути и со вторым входом третьего вычислителя веса сигнального пути, седьмой выход блока корреляторов - с первым входом третьего вычислителя веса сигнального пути, восьмой выход блока корреляторов - с третьим входом второго вычислителя веса сигнального пути и с четвертым входом третьего вычислителя веса сигнального пути, девятый выход блока корреляторов - с пятым входом третьего вычислителя веса сигнального пути и с третьим входом четвертого вычислителя веса сигнального пути, десятый выход блока корреляторов - с первым входом четвертого вычислителя веса сигнального пути, одиннадцатый выход блока корреляторов - с третьим входом третьего вычислителя веса сигнального пути и с четвертым входом четвертого вычислителя веса сигнального пути, двенадцатый выход блока корреляторов - с третьим входом первого вычислителя веса сигнального пути и с пятым входом четвертого вычислителя веса сигнального пути, при этом каждый вычислитель веса сигнального пути содержит компаратор/дешифратор, первый и второй элементы задержки, первый, второй и третий сумматоры и детектор максимального сигнала, выход которого является вторым выходом вычислителя веса сигнального пути, первый, второй и третий входы детектора максимального сигнала подключены к выходам соответственно первого, второго и третьего сумматоров, первые входы которых соединены с выходом второго элемента задержки, вход которого подключен ко второму выходу компаратора/дешифратора, первый, второй и третий входы которого являются первым, вторым и третьим входами вычислителя веса сигнального пути, первый, четвертый и пятый входы которого соединены со вторыми входами соответственно первого, второго и третьего сумматоров, первый выход компаратора/дешифратора подключен к входу первого элемента задержки, выход которого является первым выходом вычислителя веса сигнального пути.

Предлагаемый демодулятор сигналов с непрерывной частотной манипуляцией обеспечивает повышение помехоустойчивости приема 2МЧМ сигналов.

Предлагаемый демодулятор сигналов с непрерывной частотной манипуляцией может быть реализован с помощью известных функциональных элементов.

Краткое описание чертежей

На фиг. 1 представлена функциональная схема предлагаемого демодулятора сигналов с непрерывной частотной манипуляцией.

На фиг. 2 показана функциональная схема блока корреляторов.

На фиг. 3 показана диаграмма сигнальных переходов 2МЧМ сигналов с непрерывной частотной манипуляцией (фиг. 3а) и временные диаграммы соответствующих элементарных сигналов (фиг. 3б).

На фиг. 4 приведены временные диаграммы исходного сообщения (фиг. 4а), закодированного сообщения (фиг. 4б), сигнального пути 2МЧМ сигнала (фиг. 4в), сформированного и переданного 2МЧМ сигнала (фиг. 4г), принятого 2МЧМ сигнала (фиг. 4д), сигналов на первом (фиг. 4е), втором (фиг. 4ж) и третьем (фиг. 4з) входах компаратора/дешифратора, а также сигналов на первом (фиг. 4и) и втором (фиг. 4к) выходах компаратора/дешифратора.

На фиг. 5 показаны временные диаграммы, поясняющие работу вычислителя веса сигнального пути: сигналов на выходах первого (фиг. 5а) и второго (фиг. 5б) элементов задержки (сигнала на первых входах первого, второго и третьего сумматоров), сигналов на вторых входах первого (фиг. 5в), второго (фиг. 5г) и третьего (фиг. 5д) сумматоров, а также сигналов на первом (фиг. 5 е), втором (фиг. 5ж) и третьем (фиг. 5з) входах и выходе (фиг. 5и) детектора максимального сигнала.

На фиг. 6 приведены временные диаграммы на вторых выходах первого (фиг. 6а), второго (фиг. 6б), третьего (фиг. 6в) и четвертого (фиг. 6г) вычислителей веса сигнального пути, а также сигналов на выходе детектора максимального сигнала/дешифратора (фиг. 6д) и на выходе коммутатора (фиг. 6е).

Демодулятор сигналов с непрерывной частотной манипуляцией содержит блок 1 корреляторов, формирователь 2 элементарных сигналов, первый 3, второй 4, третий 5 и четвертый 6 вычислители веса сигнального пути, коммутатор 7 и детектор 8 максимального сигнала/дешифратор. Входом устройства является информационный вход блока 1 корреляторов, а выходом - выход коммутатора 7.

Выходная сигнальная шина и тактовый выход формирователя 2 элементарных сигналов подключены соответственно к входной сигнальной шине и тактовому входу блока 1 корреляторов. Выходы блока 1 корреляторов соединены со входами первого 3, второго 4, третьего 5 и четвертого 6 вычислителей веса сигнального пути следующим образом: первый выход блока 1 корреляторов - с первым входом первого вычислителя 3 веса сигнального пути, второй выход блока 1 корреляторов - с четвертым входом первого вычислителя 3 веса сигнального пути и со вторым входом второго вычислителя 4 веса сигнального пути, третий выход блока 1 корреляторов - с пятым входом первого вычислителя 3 веса сигнального пути и со вторым входом четвертого вычислителя 6 веса сигнального пути, четвертый выход блока 1 корреляторов - с первым входом второго вычислителя 4 веса сигнального пути, пятый выход блока 1 корреляторов - со вторым входом первого вычислителя 3 веса сигнального пути и с четвертым входом второго вычислителя 4 веса сигнального пути, шестой выход блока 1 корреляторов - с пятым входом второго вычислителя 4 веса сигнального пути и со вторым входом третьего вычислителя 5 веса сигнального пути, седьмой выход блока 1 корреляторов - с первым входом третьего вычислителя 5 веса сигнального пути, восьмой выход блока 1 корреляторов - с третьим входом второго вычислителя 4 веса сигнального пути и с четвертым входом третьего вычислителя 5 веса сигнального пути, девятый выход блока 1 корреляторов - с пятым входом третьего вычислителя 5 веса сигнального пути и с третьим входом четвертого вычислителя 6 веса сигнального пути, десятый выход блока 1 корреляторов - с первым входом четвертого вычислителя 6 веса сигнального пути, одиннадцатый выход блока 1 корреляторов - с третьим входом третьего вычислителя 5 веса сигнального пути и с четвертым входом четвертого вычислителя 6 веса сигнального пути, двенадцатый выход блока 1 корреляторов - с третьим входом первого вычислителя 3 веса сигнального пути и с пятым входом четвертого вычислителя 6 веса сигнального пути.

Первые выходы первого 3, второго 4, третьего 5 и четвертого 6 вычислителей веса сигнального пути подключены соответственно к первому, второму, третьему и четвертому информационным входам коммутатора 7, управляющий вход которого соединен с выходом детектора 8 максимального сигнала/дешифратора. Вторые выходы первого 3, второго 4, третьего 5 и четвертого 6 вычислителей веса сигнального пути соединены соответственно с первым, вторым, третьим и четвертым входами детектора максимального сигнала/дешифратора.

Каждый из вычислителей 3, 4, 5 или 6 веса сигнального пути содержит компаратор/дешифратор 9, первый и второй элементы 10 и 11 задержки, первый, второй и третий сумматоры 12, 13 и 14 и детектор 15 максимального сигнала, выход которого является вторым выходом вычислителя 3, 4, 5 или 6 веса сигнального пути, первый, второй и третий входы детектора 15 максимального сигнала подключены к выходам соответственно первого, второго и третьего сумматоров 12, 13 и 14, первые входы которых соединены с выходом второго элемента 12 задержки, вход которого подключен ко второму выходу компаратора/дешифратора 9, первый, второй и третий входы которого являются первым, вторым и третьим входами вычислителя 3, 4, 5 или 6 веса сигнального пути, первый, четвертый и пятый входы которого соединены со вторыми входами соответственно первого, второго и третьего сумматоров 12, 13 и 14, первый выход компаратора/дешифратора 9 подключен к входу первого элемента 10 задержки, выход которого является первым выходом вычислителя 3, 4, 5 или 6 веса сигнального пути.

Возможный вариант выполнения блока 1 корреляторов представлен на фиг. 2. Блок 1 корреляторов содержит шесть корреляторов 16, 17, 18, 19, 20 и 21, шесть устройств 22, 23, 24, 25, 26 и 27 выборки/хранения и шесть инверторов 28, 29, 30, 31, 32 и 33. Опорные входы корреляторов 16, 17, 18, 19, 20 и 21 образуют входную сигнальную шину блока 1 корреляторов, их сигнальные входы соединены со входом блока 1 корреляторов, тактовый вход которого подключен к тактовым входам корреляторов 16, 17, 18, 19, 20 и 21 и к тактовым входам устройств 22, 23, 24, 25, 26 и 27 выборки/хранения. Сигнальные входы устройств 22, 23, 24, 25, 26 и 27 выборки/хранения соединены с выходами корреляторов 16, 17, 18, 19, 20 и 21. Выходы устройств 22, 23, 24, 25, 26 и 27 выборки/хранения образуют первый, второй, третий, четвертый, пятый и шестой выходы блока 1 корреляторов и соединены со входами инверторов 28, 29, 30, 31, 32 и 33, выходы которых образуют седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый выходы блока 1 корреляторов.

Осуществление изобретения

Предлагаемый демодулятор сигналов с непрерывной частотной манипуляцией функционирует следующим образом.

При формировании на передающей стороне 2МЧМ сигнала с управляемой межсимвольной интерференцией на двух символьных интервалах используют двенадцать указанных элементарных сигналов (см. фиг. 3б):

где А и - амплитуда и начальная фаза сигнала на границе к-го символа,

и ƒ_н - частоты элементарных сигналов.

При этом в соответствии с диаграммой сигнальных переходов 2МЧМ сигналов (см. фиг. 3а) с относительным кодированием информационных символов передаче логического символа «1» соответствуют элементарные сигналы S2, S6, S9 и S12 с частотой ƒ₁ с начальными фазами соответственно 0, π/2, π и -π/2 или элементарные сигналы S3, S5, S8 и S11 с частотой ƒ₀ с начальными фазами соответственно 0, π/2, π и -π/2. Передаче логического символа «0» соответствуют элементарные сигналы S1, S4, S7 и S10 с частотой ƒ_н с начальными фазами соответственно 0, π/2, π и -π/2.

Например, при передаче исходного сообщения (фиг. 4а) закодированное сообщение показано на фиг. 4б, соответствующий ему сигнальный путь сформированного сигнала представлен на фиг. 4в, сформированный и переданный 2МЧМ сигнал показан на фиг. 4г.

На приемной стороне на вход блока 1 корреляторов (см. фиг. 1) поступает зашумленный 2МЧМ сигнал (см. фиг. 4д) с относительным кодированием информационных символов.

Формирователь 2 элементарных сигналов формирует элементарные сигналы S1, S2, S3, S4, S5 и S6, а также импульсы символьной (тактовой) синхронизации. Элементарные сигналы S1, S2, S3, S4, S5 и S6 подают с выходной сигнальной шины формирователя 2 элементарных сигналов на входную сигнальную шину блока 1 корреляторов. Импульсы символьной синхронизации подают с тактового выхода формирователя 2 элементарных сигналов на тактовый вход блока 1 корреляторов. На любом к-ом символьном интервале длительностью Т на выходах корреляторов 16, 17, 18, 19, 20 и 21 (см. фиг. 2) получают текущие значения корреляционных интегралов (сигналы на выходах первого, второго и третьего корреляторов 16, 17 и 18 показаны прерывистыми линиями на фиг. 4е, 4ж и 4з), которые запоминают в конце символьного интервала с помощью устройств 22, 23, 24, 25, 26 и 27 выборки/хранения (сигналы на выходах первого, второго и третьего устройств 22, 23 и 24 выборки/хранения показаны сплошными линиями на фиг. 4е, 4ж и 4з). Полученные значения корреляционных интегралов с выходов устройств 22, 23, 24, 25, 26 и 27 выборки/хранения подают соответственно на первый, второй, третий, четвертый, пятый и шестой выходы блока 1 корреляторов (сигналы на первом, втором и третьем выходах показаны на фиг. 4е, 4ж и 4з). Кроме того, эти значения корреляционных интегралов инвертируют с помощью инверторов 28, 29, 30, 31, 32 и 33 (при этом получают значения корреляционных интегралов входного сигнала с элементарными сигналами S7, S9, S8, S10, S11 и S12) и подают соответственно на седьмой, девятый, восьмой, десятый, одиннадцатый и двенадцатый выходы блока 1 корреляторов.

Сигналы с выходов блока 1 корреляторов подают на входы первого, второго, третьего и четвертого вычислителей 3, 4, 5 и 6 веса сигнального пути, которые вычисляют веса сигнальных путей, проходящих через узлы "0", "π/2", "-π/2" и "π" диаграммы сигнальных переходов 2МЧМ сигналов с непрерывной частотной манипуляцией (фиг. 3а).

Работу вычислителей веса сигнального пути рассмотрим на примере работы первого вычислителя 3 веса сигнального пути. На первый, второй и третий входы компаратора/дешифратора 9 подают сигналы (см. фиг. 4е, 4ж и 4з) соответственно с первого, второго, третьего входов первого вычислителя 3 веса сигнального пути (значения корреляционных интегралов входного сигнала с элементарными сигналами S1, S5 и S12). На любом к-ом символьном интервале длительностью Т компаратор/дешифратор 9 выбирает один из входных сигналов с максимальным значением, который выдают на второй выход компаратора/дешифратора 9 (см. фиг. 4к). При этом на первом (см. фиг. 4и) выходе компаратора/дешифратора 9 формируют сигнал логического "0", если максимальное значение имеет сигнал на первом входе компаратора/дешифратора 9 (корреляционный интеграл входного сигнала с элементарным сигналом S1), или сигнал логической "1" в противном случае. Сигнал с первого выхода компаратора/дешифратора 9 подают через первый элемент 10 задержки (см. фиг. 5а) на первый выход первого вычислителя 3 веса сигнального пути. Сигнал (см. фиг. 4к) со второго выхода компаратора/дешифратора 9 подают через второй элемент 11 задержки на первые входы первого, второго и третьего сумматоров 12, 13 и 14 (см. фиг. 5б). На вторые входы первого, второго и третьего сумматоров 12, 13 и 14 подают сигналы (значения корреляционных интегралов входного сигнала с элементарными сигналами S1, S2 и S3) соответственно с первого (см. фиг. 5в), второго (см. фиг. 5г) и третьего (см. фиг. 5д) входов первого вычислителя 3 веса сигнального пути. С выходов первого, второго и третьего сумматоров 12, 13 и 14 сигналы соответственно подают на первый (см. фиг. 5е), второй (см. фиг. 5ж) и третий (см. фиг. 5з) входы детектора 15 максимального сигнала. Сигнал (см. фиг. 5и) с выхода детектора 15 максимального сигнала подают на второй выход первого вычислителя 3 веса сигнального пути.

Сигналы логических "0" или логических "1" с первых выходов первого, второго, третьего и четвертого вычислителей 3, 4, 5 и 6 веса сигнального пути подают соответственно на первый, второй, третий четвертый входы коммутатора 7.

Сигналы (значения весов сигнальных путей, проходящих через узлы "0", "π/2", "-π/2" и "π" диаграммы сигнальных переходов 2МЧМ сигналов (см. фиг. 3а)) со вторых выходов первого (фиг. 6а), второго (фиг. 6б), третьего (фиг. 6в) и четвертого (фиг. 6г) вычислителей веса сигнального пути подают соответственно на первый, второй, третий четвертый входы детектора 8 максимального сигнала/дешифратора, который формирует на выходе управляющий сигнал (см. фиг. 6д). Этот сигнал подают на управляющий вход коммутатора 7.

В результате на выходе коммутатора 7 получают сигнал (см. фиг. 6е), который совпадает с точностью до задержки с исходным сигналом, показанным на фиг. 4а.

Таким образом, обеспечивается демодуляция 2МЧМ сигналов с минимальной частотной манипуляцией и управляемой межсимвольной интерференцией на двух символьных интервалах. В результате достигается положительный технический результат - повышение помехоустойчивости приема 2МЧМ сигналов.

Источники информации:

1. Устройство для приема сигналов с минимальной угловой модуляцией: Патент RU 2246180 С2 / Аношкин А.В., Аношкин Д.А.; опубл. 20.07.2003, Бюл. №4. - 12 с.

Демодулятор сигналов с непрерывной частотной манипуляцией, содержащий формирователь элементарных сигналов, выходная сигнальная шина и тактовый выход которого подключены соответственно к входной сигнальной шине и тактовому входу блока корреляторов, информационный вход которого является входом устройства, отличающийся тем, что введены первый, второй, третий и четвертый вычислители веса сигнального пути, детектор максимального сигнала/дешифратор и коммутатор, выход которого является выходом устройства, а первый, второй, третий и четвертый информационные входы подключены к первым выходам соответственно первого, второго, третьего и четвертого вычислителей веса сигнального пути, вторые выходы которых соединены соответственно с первым, вторым, третьим и четвертым входами детектора максимального сигнала/дешифратора, выход которого подключен к управляющему входу коммутатора, выходы блока корреляторов соединены со входами первого, второго, третьего и четвертого вычислителей веса сигнального пути следующим образом: первый выход блока корреляторов - с первым входом первого вычислителя веса сигнального пути, второй выход блока корреляторов - с четвертым входом первого вычислителя веса сигнального пути и со вторым входом второго вычислителя веса сигнального пути, третий выход блока корреляторов - с пятым входом первого вычислителя веса сигнального пути и со вторым входом четвертого вычислителя веса сигнального пути, четвертый выход блока корреляторов - с первым входом второго вычислителя веса сигнального пути, пятый выход блока корреляторов - со вторым входом первого вычислителя веса сигнального пути и с четвертым входом второго вычислителя веса сигнального пути, шестой выход блока корреляторов - с пятым входом второго вычислителя веса сигнального пути и со вторым входом третьего вычислителя веса сигнального пути, седьмой выход блока корреляторов - с первым входом третьего вычислителя веса сигнального пути, восьмой выход блока корреляторов - с третьим входом второго вычислителя веса сигнального пути и с четвертым входом третьего вычислителя веса сигнального пути, девятый выход блока корреляторов - с пятым входом третьего вычислителя веса сигнального пути и с третьим входом четвертого вычислителя веса сигнального пути, десятый выход блока корреляторов - с первым входом четвертого вычислителя веса сигнального пути, одиннадцатый выход блока корреляторов - с третьим входом третьего вычислителя веса сигнального пути и с четвертым входом четвертого вычислителя веса сигнального пути, двенадцатый выход блока корреляторов - с третьим входом первого вычислителя веса сигнального пути и с пятым входом четвертого вычислителя веса сигнального пути, при этом каждый вычислитель веса сигнального пути содержит компаратор/дешифратор, первый и второй элементы задержки, первый, второй и третий сумматоры и детектор максимального сигнала, выход которого является вторым выходом вычислителя веса сигнального пути, первый, второй и третий входы детектора максимального сигнала подключены к выходам соответственно первого, второго и третьего сумматоров, первые входы которых соединены с выходом второго элемента задержки, вход которого подключен ко второму выходу компаратора/дешифратора, первый, второй и третий входы которого являются первым, вторым и третьим входами вычислителя веса сигнального пути, первый, четвертый и пятый входы которого соединены со вторыми входами соответственно первого, второго и третьего сумматоров, первый выход компаратора/дешифратора подключен к входу первого элемента задержки, выход которого является первым выходом вычислителя веса сигнального пути.