Устройство цикловой синхронизации

Изобретение относится к области электросвязи. Техническим результатом является уменьшение времени поиска циклового синхросигнала ЦС и повышение точности его обнаружения. Для этого предложено устройство цикловой синхронизации, в котором поиск ЦС или восстановление синхронизма по циклам выполняют путем суммирования на каждой позиции цикла не откликов опознавателя синхросигнала, а суммирования всех символов, подобных синхросимволам синхрогруппы, используя полную синхроинформацию о каждом синхросимволе синхрогруппы, истинном и ложном. Повышение точности оценки вероятности ошибки синхросимвола Рос достигается путем подсчета не количества D искаженных откликов опознавателя синхросигнала в течение S циклов, а количества D’ искаженных синхросимволов синхрогрупп в течение S’ циклов. Уменьшение времени поиска ЦС и уменьшение вероятности ложного срабатывания решающего узла после восстановления канала связи при пропадании сигнала или сравнительно длительном воздействии мощных помех достигается за счет обнуления блока памяти решающего узла и блока регистров сдвига при достижении любого результата суммирования на любой из N позиций цикла допустимого значения. 2 з.п. ф-лы, 2 ил.

 

Изобретение относится к электросвязи и может быть использовано в приемных устройствах синхронизации по циклам систем передачи дискретных сообщений.

Известно приемное устройство циклового фазирования, содержащее последовательно соединенные дешифратор синхрогруппы, элемент ИЛИ, первый регистр сдвига и дешифратор заданного состояния, счетчик циклов, тактовый вход которого объединен с тактовым входом первого регистра сдвига и тактовым входом дешифратора синхрогруппы и является тактовым входом устройства, а также последовательно соединенные триггер и первый элемент И, последовательно соединенные второй элемент И, второй регистр сдвига и третий элемент И, выход которого подключен к информационному входу счетчика циклов, выход первого регистра сдвига через первый элемент И подключен к второму входу элемента ИЛИ, выход дешифратора заданного состояния подсоединен к первому входу триггера и дополнительному входу третьего элемента И, выход счетчика циклов подсоединен к второму входу второго регистра сдвига, второму входу триггера и первому входу второго элемента И, второй вход которого подключен к выходу дешифратора синхрогруппы [1].

Однако это приемное устройство циклового фазирования имеет следующие недостатки:

1. При поиске временного положения циклового синхросигнала (ЦС) или цикловой фазы сигнала в качестве первичного источника синхроинформации используются отклики дешифратора синхрогруппы, который часто называют дискретным опознавателем синхросигнала [2] или опознавателем синхросигнала. Отклики, соответствующие позициям цикла суммируются от цикла к циклу для дальнейшего выбора позиции синхронизма. Однако такой дешифратор синхрогруппы (ДС) или опознаватель синхросигнала (ОС) реагирует на синхрогруппу (выдает на его выходе отклик - символ «1») только тогда, когда все M синхросимволов синхрогруппы приняты правильно, и не реагирует (на выходе - символ «0»), когда хотя бы один синхросимвол искажен (принят ошибочно), т.е. дешифратор сихрогруппы реагирует на совокупную синхроинформацию от всех M правильно принятых синхросимволов и не учитывает синхроинформацию, содержащуюся в каждом из M синхросимволов синхрогруппы. Неполное использование синхроинформации, содержащейся в каждой синхрогруппе, приводит к увеличению времени накопления требуемого числа откликов дешифратора синхрогруппы для принятия решения о выборе позиции синхронизма, а соответственно и к увеличению времени поиска цикловой фазы сигнала или времени вхождения в синхронизм, особенно при плохих условиях связи. Поэтому для сокращения времени поиска цикловой фазы сигнала или временного положения ЦС целесообразно накапливать от цикла к циклу на каждой позиции цикла не количество откликов дешифратора синхрогруппы (опознавателя синхросигнала) на правильно принятые синхрогруппы, а количество символов подобных синхросимволов синхрогруппы [3].

2. Низкая помехоустойчивость, из-за ограничения коэффициента накопления накопителя по выходу из состояния синхронизма (ограничено количество выходов дополнительного регистра сдвига), что при невысокой вероятности ошибочного приема ЦС приводит к увеличению времени восстановления синхронизма при его сбое, а при высокой вероятности ошибочного приема ЦС приводит к увеличению вероятности обнаружения ложного синхронизма.

Известно устройство для синхронизации по циклам, содержащее опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, элементы запрета, И, ИЛИ, формирователь цикловых импульсов, счетчик циклов, счетчик искаженных синхросимволов, счетчик по выходу из синхронизма, блок выбора порога, блок выбора коэффициента счета и блок выбора допустимого числа неискаженных синхросимволов, причем информационным и тактовым входами устройства являются соответственно информационный и тактовый входы опознавателя синхросигнала, одноразрядный выход которого совместно подключен к первому входу элемента И и входу младшего разряда первого входа сумматора, выход которого подключен к сигнальному входу блока регистров сдвига, основной и дополнительный выходы которого подключены соответственно к второму входу сумматора и сигнальному входу решающего узла, тактовый вход которого объединен с соответствующими входами опознавателя синхросигнала, блока регистров сдвига, и формирователя цикловых импульсов, выход которого, являющийся выходом устройства, объединен с входом счетчика циклов и с вторыми входами элемента запрета и элемента И, а вход сброса формирователя цикловых импульсов подключен к выходу решающего узла, управляющий вход которого подключен к выходу блока выбора порога, адресный вход которого объединен с адресным входом блока выбора коэффициента счета, при этом решающий узел состоит из первого блока сравнения, первого блока памяти, первого блока вычитания, второго блока сравнения, счетчика сравнения и блокирующего элемента И, причем выход первого блока сравнения, подключен к входу управления первого блока памяти, выход которого объединен с первыми входами первого блока сравнения и первого блока вычитания, выход которого подключен к первому входу второго блока сравнения, выход которого подключен к входу сброса счетчика сравнения, выход которого подключен к первому входу блокирующего элемента И, причем вход данных первого блока памяти объединен с вторыми входами первого блока вычитания и первого блока сравнения и является сигнальным входом решающего узла, управляющим, тактовым и дополнительным управляющим входами которого являются соответственно второй вход второго блока сравнения, тактовый вход счетчика сравнения и второй вход блокирующего элемента И, выход которого является выходом решающего узла [4].

Однако это устройство для синхронизации по циклам имеет следующие недостатки:

1. В этом устройстве в качестве источника синхроинформации, выделяемой из принимаемого двоичного сигнала, используются отклики опознавателя синхросигнала, представляющего собой дешифратор синхрогруппы, реагирующий на М-n правильно принятых синхросимволов. При этом допускается искажение ограниченного числа n<М/2 синхросимволов в каждой синхрогруппе, поскольку вероятность правильного приема хотя бы М-n из М синхросимволов каждой синхрогруппы больше вероятности правильного приема М синхросимволов. При этом авторы предлагают корректировать эти n искаженных синхросимволов с целью получения на выходе опознавателя синхросигнала отклика «1» на каждую синхрогруппу. За счет этого на временной позиции цикла, соответствующей позиции синхронизма, будет происходить более быстрое накопление откликов «1» по отношению к процессу накопления откликов на любой другой позиции цикла.

Однако, при этом возрастает вероятность ложного обнаружения цикловой фазы сигнала, поскольку коррекции подвергаются все другие группы из М следующих друг за другом информационных символов, у которых М-n (при n<М/2) символов подобны синхросимволам на соответствующих позициях синхрогруппы. Причем, чем меньше количество синхросимволов М в синхрогруппе, тем меньше вероятность уменьшения времени восстановления синхронизма по отношению к устройству без коррекции синхрогрупп. Например, при М=2 или М=1 (односимвольный синхросигнал [2]) данный метод коррекции не имеет смысла.

Кроме того, данное устройство имеет тот же недостаток, что и вышеприведенное устройство, поскольку при обработке используется совокупная синхроинформация, содержащаяся в откликиках опознавателя синхросигнала, а не используется синхроинформация, содержащаяся в каждом из М-n (при n<М/2) синхросимволе каждой синхрогруппы [3].

2. Поскольку при обнаружении сбоя синхронизма по циклам обнуления блока памяти решающего узла не производится, то максимальное двоичное число, записанное в нем в результате непрерывной работы блока регистров сдвига и взаимодействующих блоков, может существенно увеличить вероятность ложного обнаружения новой цикловой фазы сигнала в начальный период поиска - с момента разблокирования элемента И решающего узла выходным сигналом «1» счетчика по выходу из синхронизма. При ложном срабатывании решающего узла будет повторяться процесс обнаружения сбоя синхронизма, что существенно увеличивает время восстановления синхронизма по циклам.

С другой стороны, поскольку максимальная сумма подсчета откликов опознавателя синхросигнала в параллельном двоичном коде на каждой позиции цикла ограничена разрядностью n параллельных ячеек блока n регистров сдвига, то возможны переполнения отдельных n-разрядных чисел, записываемых в параллельные ячейки блока регистров сдвига, что равнозначно обнулению результатов счета откликов в этих ячейках. Это приводит к увеличению времени поиска ЦС и увеличению вероятности ложного срабатывания решающего узла.

3. Поскольку данное устройство использует в составе специальный узел для установления сбоя и восстановления синхронизма, то алгоритм работы этого узла не должен оказывать существенного влияния на увеличение времени восстановления синхронизма. Кроме того, для повышения помехоустойчивости от ложного срабатывания устройства при длительном сохранении синхронизма по циклам необходимо блокировать сигнал синхронизации, корректирующий выходную последовательность цикловых импульсов. Для этого с помощью этого специального узла необходимо определять установление синхронизма по циклам, снимая блокировку выходного сигнала синхронизации.

Однако в данном устройстве сбой синхронизма по циклам определяется не лучшим образом. При сбое синхронизма счетчик по выходу из синхронизма суммирует подряд следующие искаженные синхрогруппы с выхода элемента запрета в виде символов «1». Однако, любая ложно принятая синхрогруппа формирует отклик «1» на выходе опознавателя синхросигнала, который поступает через последовательно соединенные второй элемент И и элемент ИЛИ на вход сброса указанного счетчика, обнуляя его содержимое. В результате подсчет ложных синхрогрупп начинается заново. Это повторяется до тех пор, пока за определенное время счетчик по выходу синхронизма не произведет подсчет заданного количества ложных синхрогрупп. И только после этого с выхода этого счетчика на дополнительный управляющий вход решающего узла поступит логический уровень «1», разрешающий поиск новой цикловой фазы входного сигнала. Это существенно увеличивает время вхождения в синхронизм.

С другой стороны, такой алгоритм работы счетчика по выходу из синхронизма приводит к снижению достоверности установления синхронизма по циклом, поскольку каждый отклик на ложную синхрогруппу с выхода опознавателя синхросигнала, совпадающий во времени с импульсом формирователя цикловых импульсов, блокирует сигнал синхронизации с выхода решающего узла, что означает, что синхронизм по циклам восстановлен (ложный).

Кроме того, введение в состав устройства специального узла для установления факта сбоя синхронизма и факта восстановления синхронизма необходимо при последовательном поиске синхронного состояния [5]. При параллельной процедуре поиска временного положения ЦС такой узел существенно увеличивает время восстановления синхронизма, поскольку сначала требуется установить факт сбоя синхронизма за время Т_сб, а затем произвести сам поиск синхросигнала для восстановления синхронизма за время Т_п. При этом общее время восстановления синхронизма будет равно Т_в=Т_сб+Т_п. Поэтому введение такого узла оправдано при сравнительно редких сбоях синхронизма по циклам. При работе, например, в канале с глубокими замираниями сигнала и при последовательной одноканальной передачи сигнала, возможны сдвиги во времени принимаемого двоичного сигнала при перестройки приемного устройства с одного луча на более мощный луч. При соответствующей скорости передачи информации возможны не редкие сбои синхронизма по циклам. В этом случае, а также при других подобных условиях работы использование данного устройства может приводить к недопустимым потерям информации. Поэтому в таких условиях работы целесообразно использовать устройство цикловой синхронизации в режиме непрерывного поиска синхросигнала, например, как предложено в устройстве, приведенном в [6], которое является прототипом данного устройства.

4. Погрешность в экспериментальной оценки величины вероятности ошибки любого символа принимаемого двоичного сигнала - синхросимвола или информационного символа - Р_ос, причем, чем больше число синхросимволов М в синхрогруппе (а в этом устройстве величина М должна быть большой, т.е. М>3 и более), тем больше погрешность оценки, что влияет на погрешность выбора длительности интервала анализа Q, посредством выбора порогового числа G, определяемого путем расчета на основе измеренного значения величины вероятности (частости) ошибки синхросимвола Р_ос≈D/S.

Дело в том, что рассматриваемое устройство [4], как и его прототип [6], реализует с некоторым приближением оптимальный алгоритм поиска ЦС, полученный в работах [7], [8] который сокращенно можно записать в виде

где символ ] [ означает округление до ближайшего целого числа.

Здесь К=P(H₁/Q)/P(H₂/Q) - отношение апостериорных вероятностей истинности альтернативных гипотез H₁ и Н₂, где гипотеза H_i означает, что анализируемая i-ая позиция цикла соответствует фазе ЦС; n_i - число зарегистрированных откликов - двоичных символов «1», опознавателя синхросигнала на i-ой позиции цикла в течении длительности Q цикловых интервалов анализа; N - число позиций в цикле или длительность цикла - циклового интервала (ЦИ), в двоичных символах; М - число синхросимволов в сосредоточенной или распределенной по циклу синхрогруппе, регулярное повторение которой через N символов представляет собой ЦС; Р_п - вероятность правильного приема синхросимвола (Р_п=1-Р_ос, Р_ос - вероятность ошибочного приема двоичного символа или вероятность ошибки любого символа принимаемого двоичного сигнала - синхросимвола или информационного символа, кроме того, здесь предполагается, что Р_п>0,5); Р_л - вероятность появления ложного синхросимвола в группе из М анализируемых опознавателем синхросигнала информационных символов (в большинстве случаев можно считать, что Р_л≈0,5); a=(1-Р^М_л)/(1-Р^М_п).

Согласно оптимальному алгоритму (1^*) поиска ЦС принимаемую двоичную последовательность, содержащую цикловой синхросигнал в виде сосредоточенной или распределенной по циклу синхрогруппы из М синхросимволов, периодически повторяемой через N двоичных символов, подают на вход опознавателя синхросигнала (дешифратора синхрогруппы), на выходе которого анализируют двоичную последовательность символов, в которой символ «1» - отклик на правильно принятую синхрогруппу или ложную синхрогруппу из М информационных символов двоичной последовательности, символ «0» - отклик на искаженную синхрогруппу или ложную искаженную синхрогруппу. При этом на каждой из N позиций цикла (соответствующей отклику опознавателя синхросигнала) производят суммирование символов «1» от цикла к циклу в течении следования Q ЦИ анализа, определяемого формулой алгоритма (1^*). По окончании Q ЦИ анализа определяют позицию цикла, на которой накоплено откликов больше, чем на любой другой из N-1 позиций цикла, которую считают позицией синхронизма и которая является истинной позицией синхронизма с заданной вероятностью правильного обнаружения ЦС, определяемой величиной К.

Длительность интервала анализа в числе Q ЦИ для обеспечения требуемой величины правильного обнаружения цикловой фазы сигнала, определяемой отношением К апостериорных вероятностей альтернативных гипотез, зависит от выбора порогового числа G в параллельном двоичном коде для решающих узлов устройств, приведенных в [4] и [6], значения которого определяются величиной вероятности ошибочного приема синхросимвола Р_ос=1-Р_п, оценка которой проводится экспериментальным методом путем подсчета в каждом интервале времени длительностью S ЦИ числа D искаженных синхрогрупп. При этом величину вероятности (частости) ошибки синхросимвола оценивают косвенным способом, как Р_ос≈D/S, хотя таким образом оценивается вероятность ошибки синхрогруппы Р_осг=D/S, что приводит нарушению оптимального алгоритма (1^*), а соответственно и ухудшению основных параметров устройства.

Из известных устройств наиболее близким по сущности решаемых задач и большинству совпадающих существенных признаков, является устройство цикловой синхронизации, содержащее, опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, элемент запрета, счетчик циклов, счетчик искаженных синхросимволов, блок выбора порога, причем информационным и тактовым входами устройства являются соответственно информационный и тактовый входы опознавателя синхросигнала, одноразрядный выход которого совместно подключен к первому входу элемента запрета, последовательно соединенного со счетчиком искаженных синхросимволов, и входу младшего разряда первого входа сумматора, выход которого подключен к сигнальному входу блока регистров сдвига, основной и дополнительный выходы которого подключены соответственно к второму входу сумматора и сигнальному входу решающего узла, тактовый вход которого объединен с соответствующими входами опознавателя синхросигнала, блока регистров сдвига, и формирователя цикловых импульсов, выход которого, являющийся выходом устройства, объединен с вторым входом элемента запрета и счетчика циклов, выход которого совместно подключен к входу сброса счетчика искаженных синхросимволов и входу управления блока выбора порога, выход которого подключен к управляющему входу решающего узла, который состоит из последовательно соединенных первого блока сравнения, блока вычитания, второго блока сравнения, счетчика сравнения и блока памяти, выход которого подключен к соответствующим входам первого блока сравнения и блока вычитания, другой вход которого объединен с соответствующими входами первого блока сравнения и блока памяти и является сигнальным входом решающего узла, управляющим и тактовым входами которого являются соответственно второй вход второго блока сравнения и второй вход счетчика сравнения, выход которого является выходом решающего узла, который подключен дополнительно к входу сброса формирователя цикловых импульсов [6].

Поскольку это устройство использовалось в качестве прототипа приведенного выше устройства, то следует отметить следующие общие недостатки этого устройства:

1. Не использованы возможности по сокращению времени поиска ЦС или времени вхождения в синхронизм из-за того, что при поиске временного положения ЦС в качестве первичного источника синхроинформации, которая подвергается обработке, используются отклики опознавателя синхросигнала, а не синхроинформация от каждого синхросимвола каждой синхрогруппы [3].

При суммировании символов подобных синхросимволам синхрогруппы, как рекомендовано в [3], оптимальный алгоритм поиска ЦС (1^*) требует уточнения в части длительности Q интервала анализа в цикловых интервалов для достижения требуемого значения отношения апостериорных вероятностей К=P(H₁/Q)/P(H₂/Q). С учетом полученных в работе [8] аналитических выражений, сокращенно оптимальный алгоритм поиска ЦС в данном случае можно записать в виде

где n'_i - число символов подобных синхросимволам синхрогруппы на i-ой позиции цикла, каждый из которых регистрируют как синхросимвол «1», в течении длительности Q' цикловых интервалов анализа, в течении которых передано MQ' синхросимволов; с=(1-Р_л)/(1-Р_п).

При работе в соответствии с алгоритмом (2^*) с посимвольной обработкой символов подобных синхросимволам синхрогруппы требуется привести в соответствие и устройство цикловой синхронизации максимально приближенный к этому алгоритму.

2. Поскольку в устройстве все операции проводятся с использованием откликов опознавателя синхросигнала, в том числе, оценки вероятности ошибки синхросимвола Р_ос, (что требуется в соответствии с оптимальным алгоритмом поиска ЦС (1^*)), косвенным экспериментальным способом - путем подсчета количества D искаженных синхрогрупп за S циклов (S - общее число переданных синхрогрупп) и определения вероятности (частости) ошибки синхрогруппы Р_осг=D/S. Такой способ оценки величины Р_ос≈Р_осг является не точным, особенно при увеличении количества М синхросимволов в синхрогруппе, что приводит к соответствующей погрешности при выборе длительности интервала анализа Q, определяемого пороговым числом G≈f(Р_осг), т.е. Q≈F(G)≈F[f(Р_осг)] и нарушению работы согласно алгоритму (1^*).

Однако при суммировании символов подобным синхросимволам синхрогруппы и работе в соответствии алгоритмом (2^*), появляется возможность более точного определения Р_ос=D'/VMS', где D' - количество искаженных синхросимволов при MS' переданных синхросимволов. При этом расчет длительности Q' интервала анализа следует производить по другой формуле, соответствующей алгоритму (2^*), соответственно и расчет порогового значения G'=f(P_oc) принимает другую величину, которую более точно можно рассчитать, чтобы получить искомую длительность Q'=F(G')=F[f(Р_ос)] интервала анализа.

3. Поскольку максимальная сумма подсчета откликов опознавателя синхросигнала в параллельном двоичном коде на каждой позиции цикла ограничена разрядностью n параллельных ячеек с идентичными порядковыми номерами разрядов N-разрядных регистров сдвига блока регистров сдвига, то возможны переполнения отдельных n-разрядных чисел, записываемых в параллельные ячейки блока регистров сдвига, что равнозначно обнулению результатов счета откликов в этих ячейках. Такие случаи могут происходить, например, при пропадании сигнала или сравнительно длительном воздействии мощных помех в районе приема сигнала. После восстановления канала связи это может приводить к увеличению времени поиска ЦС, если имел место сбой синхронизма по циклам и увеличению вероятности ложного срабатывания решающего узла.

Этот недостаток будет проявляться и при суммировании символов подобных синхросимволам синхрогруппы при работе согласно алгоритму (2^*).

Задачами, на решение которых направлено настоящее изобретение - устройство цикловой синхронизации, являются:

1. Уменьшение времени поиска ЦС или времени восстановления синхронизма по циклам путем суммирования на каждой позиции цикла не откликов опознавателя синхросигнала, а суммирование всех символов подобных синхросимволам синхрогруппы, используя полную синхроинформацию о каждом синхросимволе синхрогруппы истинным и ложным. При этом поиск временного положения ЦС должен производиться способом, соответствующим оптимальному алгоритму (2^*), в соответствии с которым будет достигаться сокращение времени поиска ЦС по отношению с алгоритмом (1^*), без ухудшения вероятности ложного обнаружения ЦС.

2. Повышение точности оценки вероятности ошибки синхросимвола Р_ос экспериментальным способом путем подсчета не количества D искаженных откликов опознавателя синхросигнала в течении S циклов, а количества D' искаженных синхросимволов синхрогрупп в течении S' циклов. В результате более точно можно оценить экспериментальным способом вероятность ошибки синхросимвола по формуле Р_ос=D'/MS', как требуется при оптимальном алгоритме поиска ЦС (1^*) или (2^*), а соответственно и выбирать пороговые числа на основе более точного расчета интервала анализа для работы в канале с переменными параметрами связи с обеспечением требуемой помехоустойчивости и исключения ложных обнаружений ЦС в интервалах времени между соседними сбоями синхронизма по циклам.

3. Исключение переполнения отдельных n-разрядных чисел, записываемых в параллельные ячейки с идентичными порядковыми номерами разрядов N-разрядных регистров сдвига блока регистров сдвига, а соответственно и возможных ложных обнаружений ЦС, путем ограничения максимального результата счета символов подобных синхросимволам на любой позиции цикла. Это достигается за счет обнуления блока памяти решающего узла и блока регистров сдвига при достижении любого результата суммирования допустимого значения.

Решение поставленных задач достигается тем, что в устройство цикловой синхронизации, содержащее опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, счетчик циклов, элемента запрета с порядковым номером m=1, и блок выбора порога, причем информационным и тактовым входами устройства являются соответственно информационный и тактовый входы опознавателя синхросигнала, одноразрядный выход которого с порядковым номером r=1 подключен к входу младшего разряда с порядковым номером r=1 первого входа сумматора, выход которого подключен к сигнальному входу блока регистров сдвига, основной и дополнительный выходы которого подключены соответственно к второму входу сумматора и сигнальному входу решающего узла, тактовый вход которого объединен с соответствующими входами опознавателя синхросигнала, блока регистров сдвига, и формирователя цикловых импульсов, выход которого, являющийся выходом устройства, объединен с входом счетчика циклов и первым входом элемента запрета с порядковым номером m=1, при этом вход сброса формирователя цикловых импульсов подключен к выходу решающего узла, управляющий вход которого подключен к выходу блока выбора порога, кроме того, решающий узел содержит первый блок сравнения, первый блока памяти, блок вычитания, второй блок сравнения и счетчик сравнения, причем выход первого блока сравнения, подключен к входу управления первого блока памяти, выход которого объединен с первыми входами первого блока сравнения и первого блока вычитания, выход которого подключен к первому входу второго блока сравнения, выход которого подключен к входу сброса счетчика сравнения, выход которого является выходом решающего узла, сигнальным, управляющим и тактовым входами которого являются соответственно вход данных первого блока памяти, объединенный с вторыми входами первого блока сравнения и блока вычитания, второй вход второго блока сравнения и тактовый вход счетчика сравнения, дополнительно введены R-1 одноразрядных выходов опознавателя синхросигнала с порядковыми номерами r=2,3…,R, и М-1 элементов запрета с порядковыми номерами m=2,3,…,М, где R - минимально необходимое число одноразрядных выходов или число разрядов R-разрядного выхода опознавателя синхросигнала, выбираемое из условия R=]log2 М[, где ][ - округление до ближайшего наибольшего целого числа, М - число синхросимволов в сосредоточенной или распределенной по циклу синхрогруппе двоичного сигнала на информационном входе устройства, следующих во времени друг за другом с условными порядковыми номерами m=1,2,…,М, и длительностью цикла или периодом повторения синхрогрупп среди информационных символов равным Тц=N двоичных символов и равным количеству N разрядов каждого регистра сдвига блока регистров сдвига, причем дополнительные разрядные выходы опознавателя синхросигнала с порядковыми номерами r=2,3,…,R подключены к соответствующим разрядным входам с таким же порядковыми номерами r=2,3,…,R первого входа сумматора, первые входы М-1 элементов запрета с порядковыми номерами m=2,3,…,М объединены и подключены дополнительно к первому входу элемента запрета с порядковым номером m=1, а вторые входы М элементов запрета с порядковыми номерами m=1,2,…,М подключены к соответствующим дополнительным выходам опознавателя синхросигнала с такими же порядковыми номерами m=1,2,…,М, кроме того дополнительно введены сумматор искаженных синхросимволов синхрогруппы, накапливающий сумматор, второй блок памяти, первый элемент задержки, второй элемент задержки дешифратор переполнения и элемент ИЛИ, при этом выходы М элементов запрета с порядковыми номерами m=1,2,…,М подключены к соответствующим одноразрядным входам сумматора искаженных синхросимволов сихрогруппы, выход которого подключен к сигнальному входу накапливающего сумматора, вход сброса и вход синхронизации которого подключены соответственно к выходу счетчика циклов через первый элемент задержки и дополнительно к выходу формирователя цикловых импульсов через второй элемент задержки, а выход накапливающего сумматора подключен к входу данных второго блока памяти, выход и вход управления которого подключены соответственно к сигнальному входу блока выбора порога и дополнительно к выходу счетчика циклов, при этом в решающем узле выход первого блока памяти подключен дополнительно к входу дешифратора переполнения, выход которого подключен к первому входу элемента ИЛИ, второй вход которого подключен дополнительно к выходу счетчика сравнения, а выход элемента ИЛИ, являющийся дополнительным выходом решающего узла, объединен с входами сброса первого блока памяти и блока регистров сдвига.

Опознаватель синхросигнала для приема двоичного сигнала с сосредоточенной синхрогруппой из М синхросимволов с условными порядковыми номерами m=1,2,…,М и длительностью цикла или периодом повторения синхрогруппы равным Тц=N двоичных символов, содержит М-разрядный регистр сдвига, в котором количество разрядов М с порядковыми номерами m=1,2,…,М, соответствующими порядку следования разрядов от старшего (выходного) разряда - при m=1, к младшему (входному) разряду - при m=М, который является информационным входом опознавателя синхросигнала, тактовым входом которого является тактовый вход М-разрядного регистра сдвига, выходы разрядов которого с порядковыми номерами m=1,2,…,М подключены к соответствующим входам преобразователя синхрогруппы, выходы которого с порядковыми номерами m=1,2,…,М, являющиеся дополнительными выходами опознавателя синхросигнала с такими же порядковыми номерами m=1,2,…,М, дополнительно подключены к соответствующим одноразрядным входам сумматора символов подобных синхросимволам синхрогруппы, выход которого является R-разрядным цифровым выходом опознавателя синхросигнала, состоящего из R одноразрядных выходов с порядковыми номерами r=1,2,…,R.

Опознаватель синхросигнала для приема двоичного сигнала с равномерно распределенной по циклу синхрогруппой из М синхросимволов с условными порядковыми номерами m=1,2,…,М и длительностью цикла или периодом повторения синхрогруппы Т_ц=N=МТ_с двоичных символов, где Т_с=К-период следования синхросимволов среди информационных символов, равный K двоичных символов, содержит L-разрядный регистр сдвига, в котором количество L=K(M-1)+1 разрядов с порядковыми номерами 1,2,…,L, соответствующих порядку следования разрядов от старшего (выходного) разряда - при m=1, к младшему (входному) разряду - при m=L, который является информационным входом опознавателя синхросигнала, тактовым входом которого является тактовый вход L-разрядного регистра сдвига, выходы М разрядов которого с порядковыми номерами 1,K+1,2K+1 при М=3 или 1,K+1,2K+1,…,(М-1)K+1 при М>3 подключены к соответствующим входам преобразователя синхрогруппы, выходы которого с порядковыми номерами m=1,2,…,М, являющиеся дополнительными выходами опознавателя синхросигнала с такими же порядковыми номерами m=1,2,…,М, дополнительно подключены к соответствующим одноразрядным входам сумматора символов подобных синхросимволам синхрогруппы, выход которого является R-разрядным цифровым выходом опознавателя синхросигнала, состоящего из R одноразрядных выходов с порядковыми номерами r=1,2,…,R.

На фиг. 1 представлена схема электрическая структурная устройства цикловой синхронизации с опознавателем синхросигнала в составе для приема двоичного сигнала с сосредоточенной синхрогруппой при М=3, Т_ц=N=15. На фиг. 2г приведена схема электрическая структурная опознавателя синхросигнала для приема двоичного сигнала с распределенной по циклу синхрогруппой при М=3, Т_ц=N=МТ_с=15, Т_с=К=5. На фиг. 2а,б,в приведены временные диаграммы входных сигналов устройства: а) - тактовых импульсов; б) - сигнала с сосредоточенной синхрогруппой; в) - сигнала с равномерно распределенной по циклу синхрогруппой.

Устройство цикловой синхронизации для сигнала с сосредоточенной синхрогруппой содержит опознаватель 1 синхросигнала, сумматор 2, блок 3 регистров сдвига, решающий узел 4, формирователь 5 цикловых импульсов, счетчик 6 циклов, М=3 элементов 7₁, 7₂, 7₃ запрета с порядковым номером m=1,2,3 и блок 8 выбора порога, причем информационным и тактовым входами устройства являются соответственно информационный и тактовый входы опознавателя 1 синхросигнала, R=2 разрядных выходов которого с порядковыми номерами разрядных выходов r=1,2, составляющих R-разрядный выход, подключены к соответствующим разрядным входам с такими же порядковыми номерами разрядных входов первого входа сумматора 2, выход которого подключен к сигнальному входу блока 3 регистров сдвига, основной и дополнительный выходы которого подключены соответственно к второму входу сумматора 2 и сигнальному входу решающего узла 4, тактовый вход которого объединен с соответствующими входами опознавателя 1 синхросигнала, блока 3 регистров сдвига, и формирователя 5 цикловых импульсов.

Здесь R=2 - минимально необходимое число одноразрядных выходов или число разрядов R-разрядного выхода опознавателя 1 синхросигнала, количество разрядов которого выбирается из условия R=]log₂ М[, где ][ - округление до ближайшего наибольшего целого числа, М=3 - число синхросимволов в сосредоточенной или распределенной по циклу синхрогруппе двоичного сигнала на информационном входе устройства, следующих во времени друг за другом с условными порядковыми номерами m=1,2,3 и длительностью цикла или периодом повторения синхрогрупп среди информационных символов равным Тц=N двоичных символов и равным количеству N=15 разрядов каждого регистра сдвига блока 3 регистров сдвига.

Выход формирователя 5 цикловых импульсов, являющийся выходом устройства, объединен с входом счетчика 6 циклов и первыми входами М=3 элементов 7₁, 7₂, 7₃ запрета с порядковыми номерами m=1,2,3, вторые входы которых подключены к соответствующим дополнительным выходами опознавателя синхросигнала с таким же порядковым номерами m=1,2,3, при этом вход сброса формирователя 5 цикловых импульсов подключен к выходу решающего узла 4, управляющий вход которого подключен к выходу блока 8 выбора порога.

Решающий узел 4 состоит из первого блока 9 сравнения, первого блока 10 памяти, блока 11 вычитания, второго блока 12 сравнения и счетчика 13 сравнения, причем выход первого блока 9 сравнения, подключен к входу управления первого блока 10 памяти, выход которого объединен с входом дешифратора 19 переполнения и первыми входами первого блока 9 сравнения и первого блока 11 вычитания, выход которого подключен к первому входу второго блока 12 сравнения, выход которого подключен к входу сброса счетчика 13 сравнения, выход которого, являющийся выходом решающего узла 4, дополнительно подключен к первому входу элемента 20 ИЛИ, второй вход которого подключен к выходу дешифратора 19 переполнения, а выход элемента 20 ИЛИ, являющийся дополнительным выходом решающего узла 4, объединен с входами сброса первого блока 10 памяти и блока 3 регистров сдвига, причем сигнальным, управляющим и тактовым входами решающего узла 4 являются соответственно вход данных первого блока 10 памяти, объединенный с вторыми входами первого блока 9 сравнения, и блока 11 вычитания, второй вход второго блока 12 сравнения и тактовый вход счетчика 13 сравнения.

Кроме того, устройство содержит сумматор 14 искаженных синхросимволов синхрогруппы, накапливающий сумматор 15, второй блок 16 памяти, первый элемент 17 задержки и второй элемент 18 задержки, при этом выходы М=3 элементов 7₁, 7₂, 7₃ запрета с порядковыми номерами m=1,2,3 подключены к соответствующим одноразрядным входам сумматора 14 искаженных синхросимволов сихрогруппы, выход которого подключен к сигнальному входу накапливающего сумматора 15, вход сброса и вход синхронизации которого подключены соответственно к выходу счетчика 6 циклов через первый элемент 17 задержки и дополнительно к выходу формирователя цикловых 5 импульсов через второй элемент 18 задержки, а выход накапливающего сумматора 15 подключен к входу данных второго блока 16 памяти, выход и вход управления которого подключены соответственно к сигнальному входу блока 8 выбора порога и дополнительно к выходу счетчика 6 циклов.

Опознаватель 1 синхросигнала для приема двоичного сигнала с сосредоточенной синхрогруппой из М=3 синхросимволов с условными порядковыми номерами m=1,2,3 и длительностью цикла или периодом повторения синхрогруппы равным Т_ц=N=15 двоичных символов, содержит М-разрядный регистр 21 сдвига, в котором количество разрядов М=3 с порядковыми номерами m=1,2,3, соответствующими порядку следования разрядов от старшего (выходного) разряда - при m=1, к младшему (входному) разряду - при m=3, который является информационным входом опознавателя 1 синхросигнала, тактовым входом которого является тактовый вход М-разрядного регистра сдвига, выходы разрядов которого с порядковыми номерами m=1,2,3 подключены к соответствующим входам преобразователя 22 синхрогруппы, выходы которого с порядковыми номерами m=1,2,3, являющиеся дополнительными выходами опознавателя 1 синхросигнала с такими же порядковым номерами m=1,2,3, дополнительно подключены к соответствующим одноразрядным входам сумматора 23 символов подобных синхросимволам синхрогруппы, выход которого является R-разрядным цифровым выходом опознавателя 1 синхросигнала, состоящего из R=2 одноразрядных выходов с порядковыми номерами r=1,2.

Опознаватель 1-1 синхросигнала для приема двоичного сигнала с равномерно распределенной по циклу синхрогруппой из М=3 синхросимволов с условными порядковыми номерами m=1,2,3 и длительностью цикла или периодом повторения синхрогруппы T_ц=N=МT=15 двоичных символов, где Т_с=К-период следования синхросимволов среди информационных символов равный K=5 двоичных символов, содержит L-разрядный регистр 21-1 сдвига, в котором количество L=K(M-1)+1=11 разрядов с порядковыми номерами 1,2,…,11, соответствующих порядку следования разрядов от старшего (выходного) разряда - при m=1, к младшему (входному) разряду - при m=11, который является информационным входом опознавателя 1-1 синхросигнала, тактовым входом которого является тактовый вход L-разрядного регистра сдвига, выходы М=3 разрядов которого с порядковыми номерами 1,K+1,2K+1=1,6,11 подключены к соответствующим входам преобразователя синхрогруппы, выходы которого с порядковыми номерами m=1,2,3, являющиеся дополнительными выходами опознавателя 1-1 синхросигнала с такими же порядковым номерами m=1,2,3, дополнительно подключены к соответствующим одноразрядным входам сумматора 23 символов подобных синхросимволам синхрогруппы, выход которого является R-разрядным цифровым выходом опознавателя синхросигнала, состоящего из R=2 одноразрядных выходов с порядковыми номерами r=1,2.

Устройство цикловой синхронизации работает следующим образом.

Если входной двоичный сигнал содержит цикловой синхросигнал в виде сосредоточенной синхрогруппы из М=3 синхросимволов, периодически повторяемой среди информационных символов с периодом повторения Т_ц=N=15 двоичных символов (фиг. 2б), то в составе устройства цикловой синхронизации должен использоваться опознаватель синхросигнала, которой входит в устройство, приведенное на фиг. 1. Здесь с опознаватель 1 синхросигнала, содержит М-разрядный регистр 21 сдвига, в котором количество разрядов М=3 с порядковыми номерами m=1,2,3, соответствующими порядку следования разрядов от старшего (выходного) разряда - при m=1 к младшему (входному) разряду - при m=3, вход которого является информационным входом опознавателя 1 синхросигнала и устройства в целом,

Под воздействием тактовых импульсов (фиг. 2а) входная последовательность двоичных символов (фиг. 2б) продвигается по разрядам М-разрядного регистра 21 сдвига. В данном случае сосредоточенная синхрогруппа из М=3 синхросимволов представляет собой комбинацию синхросимволов вида «011». В тактовых интервалах, совпадающих во времени с цикловыми импульсами с выхода формирователя 5 цикловых импульсов эта синхрогруппа каждого цикла располагается в соответствующих разрядах М-разрядного регистра 21 сдвига с порядковыми номерами m=1,2,3, выходы которых подключены к соответствующим входам преобразователя 22 синхрогруппы, который обеспечивает преобразование известной комбинации из М=3 синхросимволов «011» в комбинацию М=3 «единичных» синхросимволов «111» с помощью соответствующих логических элементов преобразователя 22 синхрогруппы: одного логического элемента с функцией отрицания - НЕ и двух логических элементов каждый с функцией повторения или двойного отрицания - НЕ-НЕ [9].

Одноразрядные выходы преобразователя 22 синхрогруппы, являющиеся дополнительными выходами опознавателя 1 синхросигнала с порядковыми номерами m=1,2,3, дополнительно подключены к соответствующим одноразрядным входам сумматора 23 символов подобных синхросимволам синхрогруппы. Сумматор 23 производит подсчет символов «1» на его входах и выдает результат суммирования на цифровой выход опознавателя 1 синхросигнала в двоичном коде. Для представления максимального десятичного числа М=3 двоичным кодом требуется R=2 разряда или два одноразрядных выхода опознавателя 1 синхросигнала, выбираемого из соотношения R=]log2 М[, где ][ - округление до ближайшего наибольшего целого числа. Сумматор 23 представляет собой комбинационный сумматор параллельного действия [9], выход которого является R-разрядным цифровым выходом опознавателя 1 синхросигнала, состоящего из R=2 одноразрядных выходов с порядковыми номерами r=1,2.

Если принимаемый двоичный сигнал содержит распределенную по циклу синхрогруппу, периодически повторяемую среди информационных символов (фиг. 2в), то в составе устройства, приведенного на фиг. 1, должен использоваться другой вариант исполнения опознавателя 1-1 синхросигнала (фиг. 2г), содержащий L-разрядный регистр 21-1 сдвига, в котором количество L=K(M-1)+1=11 разрядов с порядковыми номерами 1,2,…,11, соответствующих порядку следования разрядов от старшего (выходного) разряда - при =1, к младшему (входному) разряду - при =11, вход которого является информационным входом опознавателя 1 синхросигнала и устройства в целом.

Под воздействием тактовых импульсов (фиг. 2а) последовательность двоичных символов продвигается по разрядам L-разрядного регистра 21-1 сдвига. В данном случае распределенная по циклу синхрогруппа также состоит из М=3 синхросимволов и представляет собой комбинацию синхросимволов вида «011» с условными порядковыми номерами m=1,2,3. В тактовых интервалах, совпадающих во времени с цикловыми импульсами с выхода формирователя 5 цикловых импульсов эта синхрогруппа каждого цикла располагается в соответствующих разрядах L-разрядного регистра сдвига 21-1 с порядковыми номерами =1,K+1,2K+1=1,6,11, выходы которых подключены к входам соответствующих логических элементам, составляющих преобразователь 22 синхрогруппы, который обеспечивает преобразование известной комбинации из М=3 синхросимволов «011» в комбинацию «единичных» синхросимволов «111» с помощью соответствующих М=3 логических элементов преобразователя 22 синхрогруппы: одного логического элемента с функцией отрицания - НЕ и двух логических элементов каждый с функцией повторения или двойного отрицания - НЕ-НЕ.

Одноразрядные выходы преобразователя 22 синхрогруппы, являющиеся дополнительными выходами опознавателя 1-1 синхросигнала с соответствующими порядковыми номерами m=1,2,3, дополнительно подключены к соответствующим одноразрядным входам сумматора 23 символов подобных синхросимволам синхрогруппы. Сумматор 23 производит подсчет символов «1» на его входах и представляет собой комбинационный сумматор параллельного действия [9], выход которого является R-разрядным цифровым выходом опознавателя 1 синхросигнала, состоящего из R=2 одноразрядных выходов с порядковыми номерами r=1,2.

Таким образом, работа опознавателей 1 и 1-1 синхросигналов аналогична и заключается в подсчете символов подобных синхросимволам синхрогруппы сосредоточенной либо распределенной.

В любой проектируемой либо действующей системе связи может использован только один выбранный при проектировании вид циклового синхросигнала, поэтому в устройстве цикловой синхронизации (фиг. 1) должен использован либо опознаватель 1 синхросигнала, либо опознаватель 1-1 синхросигнала. С учетом этого любой вариант исполнения опознавателя 1 или 1-1 синхросигнала, построенный по приведенным на фиг. 1 и фиг. 2г структурам для соответствующего сигнала - с сосредоточенной или распределенной по циклу синхрогруппой с любыми одинаковыми параметрами М, R, Т_ц=N=МТ_с, совместим со всеми взаимодействующими функциональными элементами в составе устройства синхронизации по циклам, приведенного на фиг. 1.

Результаты суммирования символов подобных синхросимволам синхрогруппы с цифрового выхода опознавателя 1 или 1-1 синхросигнала подаются на первый вход сумматора 2. На второй вход сумматора 2 с выхода блока 3 регистров сдвига подаются с тактовой частотой следования двоичные n-разрядные двоичные числа в параллельном коде.

Сумматор 2 представляет собой параллельный комбинационный сумматор [9], у которого два младших разрядных входа (R=2) первого слагаемого и n разрядных входов второго слагаемого являются соответственно первым и вторым входами сумматора 2, при этом другие n-2 разрядные входы первого входа подключены к источнику «нулевого» уровня.

Блок 3 регистров сдвига включает в себя n N-разрядных регистров сдвига, у которых раздельно объединены тактовые входы и входы сброса. При этом объединенные тактовые входы и объединенные входы сброса регистров сдвига в составе блока 3 регистров сдвига являются соответственно тактовым входом и входом сброса блока 3 регистров сдвига, а входы первых разрядов, выходы последних разрядов и выходы первых разрядов всех n регистров сдвига являются соответственно сигнальным входом, выходом и дополнительным выходом блока 3 регистров сдвига.

Таким образом, результат счета символов подобных синхросимволам синхрогруппы на выходе опознавателя 1 или 1-1 синхросигнала, имеющий место в i-ом тактовом интервале, складывается в сумматоре 2 с результатом предыдущего счета символов подобных синхросимволам на i-й позиции цикла, поступающим с выхода блока 3 регистров сдвига, и новый результат счета таких символов, больший на М≤3 прежнего, записывается в виде n-разрядного двоичного числа в первые ячейки (разряды) регистров сдвига блока 3 регистров сдвига.

При этом двоичное число, записанное до этого в первые ячейки блока 3 регистров сдвига, а также все остальные числа, хранящиеся в последующих однотипных ячейках, параллельно сдвигаются на один разряд, и с выхода блока 3 регистров сдвига на второй вход сумматора 2 поступает уже следующий результат счета символов - на (i+1)-й позиции цикла, который перезаписывается в первые ячейки блока 3 регистров сдвига, а остальные числа, хранящиеся в однотипных ячейках блока 3 регистров сдвига, сдвигаются на один разряд и т.д. т.е. блок 3 регистров сдвига обеспечивает запоминание результатов счета символов подобных синхросимволам на каждой позиции цикла в течении длительности цикла. При этом величина n определяет емкость памяти результатов счета.

Одновременно результаты счета символов подобных синхросимволам на каждой из позиций цикла с дополнительного выхода блока 3 регистров сдвига последовательно поступают на сигнальный вход решающего узла 4. В решающем узле 4, например, а i-м тактовом интервале, двоичное число в параллельном коде, представляющее собой текущий результат счета символов подобных синхросимволам на i-й позиции цикла, одновременно подается на соответствующие входы первого блока 9 сравнения, первого блока 10 памяти и первого блока 11 вычитания. В первом блоке 9 сравнения входное число сравнивается с двоичным числом, хранящимся в первом блоке 10 памяти и, если оно превышает число первого блока 10 памяти, то на выходе первого блока 9 сравнения формируется импульс, который, поступая на вход управления первого блока 10 памяти, обеспечивает стирание прежнего и запись нового (входного) числа. После этого на входах первого блока 9 сравнения оказываются равные двоичные числа. Если же входное число равно или меньше числа, хранящегося в первом блоке 10 памяти, то содержимого последнего не изменяется.

Таким образом, в первый блок 10 памяти перезаписывается наибольший текущий результат счета символов подобных синхросимволам на какой-либо позиции цикла, который далее сравнивается с результатами счета на последующих позициях цикла. Получающаяся разность (между числом первого блока 10 памяти и входным числом) на выходе блока 11 вычитания в виде двоичного числа в параллельном коде сравнивается во втором блоке 12 сравнения с пороговым числом G'_z, поступающем на второй его вход (являющийся управляющимся входом решающего узла 4) с выхода блока 8 выбора порога. При этом, если число с выхода блока 11 вычитания меньше порогового числа G'_z, то с выхода второго блока 12 сравнения на вход сброса счетчика 13 сравнения поступает «единичный» (запрещающий) потенциал, который устанавливает и удерживает его в «нулевом» состоянии. В противоположном случае, когда в i-м тактовом интервале число с выхода блока 11 вычитания равно или больше число G'_z, то с выхода второго блока 12 сравнения поступает «нулевой» (разрешающий) потенциал, и счетчик 13 сравнения производит счет одного тактового импульса, поступающего на его тактовый вход, являющийся тактовым входом решающего узла 4. При этом, если наибольшее двоичное число, записанное в первый блок 10 памяти, в каком-либо j-м тактовом интервале и соответствующее результату накопления на j-й позиции цикла, будет превышать на величину равную или большую порогового числа G'_z каждое из N-1 последующих чисел, поступающих друг за другом с дополнительного выхода блока 3 регистров сдвига, то счетчик 13 сравнения произведет счет следующих подряд N-1 тактовых импульсов, после чего на его выходе формируется импульсный сигнал синхронизации. Этот сигнал подается на вход сброса формирователя 5 цикловых импульсов и на первый вход элемента ИЛИ 20, выход которого является дополнительным выходом решающего узла 4 и объединен со входами сброса первого блока 10 памяти и блока 3 регистров сдвига. В результате действия импульсного сигнала синхронизации производится обнуление первого блока 10 памяти и блока 3 регистров сдвига и производится фазирование формирователя 5 цикловых импульсов. Далее процесс поиска циклового синхросигнала повторяется, при этом, если сбоя синхронизма по циклам не происходило, то сигнал синхронизации с выхода решающего узла 4, будет подтверждать цикловую фазу выходного сигнала. Поскольку количество n регистров сдвига в блоке 3 регистров сдвига ограничено, то возможно переполнение разрядных ячеек памяти блока 3 регистров сдвига при суммировании символов подобных синхросимволам. В результате алгоритм работы устройства может нарушаться и возрастает вероятность ложного срабатывания решающего узла 4. Для исключения таких ситуаций к выходу первого блока 10 памяти подключен дешифратор 19 переполнения, который при записи в первый блок 10 памяти критического двоичного числа А=В-М, где В - максимально возможное n-разрядное двоичное число, формирует перепад напряжения, который поступает на второй вход элемента ИЛИ 20, обнуляя первый блока 10 памяти и блок 3 регистров сдвига.

Процесс формирования пороговых чисел блоком 8 выбора порога для решающего узла 3 производится следующим образом.

На вторые входы элементов 7₁, 7₂, 7₃ запрета поступают двоичные элементы с М=3 выходов с порядковыми номерами m=1,2,3 преобразователя 22 синхрогруппы, являющихся соответствующими выходами опознавателя 1 или 1-1 синхросигнала, а на первые входы этих элементов запрета - последовательность импульсов с выхода формирователя 5 цикловых импульсов. В результате на выход каждого элемента запрета пройдет только тот символ с соответствующего выхода преобразователя 22 синхрогруппы, причем с инверсией, который во времени совпадает с «единичным» импульсом (одиночным символом «1») формирователя 5 цикловых импульсов. Таким образом, если, например, в разряды регистра 21 сдвига опознавателя 1 синхросигнала поступит М=3 правильно принятых синхросимволов синхрогруппы и в момент продвижения первого символа «0» синхрогруппы «011» (фиг. 2б) в разряд регистра 21 сдвига с порядковым номером m=1 одновременно поступит «единичный» импульс формирователя 5 цикловых импульсов, то на выходе каждого из М=3 элементов 7₁, 7₂, 7₃ запрета появится символ «0» (ошибок в синхрогруппе нет). Если все М символов синхрогруппы искажены, т.е. в разрядах регистра 21 сдвига располагается синхрогруппа «100», на соответствующих выходах преобразователя 22 синхрогруппы появится синхрогруппа «000», то на выходе каждого из М элементов запрета появится символ «1» (три ошибки в синхрогруппе). В общем случае, при каждом поступлении циклового импульса на выходах М элементов запрета могут фиксироваться от 0 до М=3 «единичных» символов (ошибок синхросимволов) в зависимости от вероятности ошибки двоичного символа принимаемого сигнала. Причем в интервалах между цикловыми импульсами, каждый длительностью N-1=14 символов «0», на выходах элементов 7₁, 7₂, 7₃ запрета будет периодически фиксироваться N-1=14 символов «0».

Аналогичные операции производятся и в регистре 21-1 сдвига и преобразователе 22 синхрогруппы опознавателя 1-1 синхросигнала (фиг. 2г).

Выходы элементов 7₁, 7₂, 7₃ подключены к соответствующим одноразрядным входам сумматора 14 искаженных синхросимволов синхрогруппы, который производит подсчет искаженных синхросимволов (символов «1» на входах сумматора) в двоичном коде. Сумматор 14 представляет собой комбинационный сумматор параллельного действия [9]. Выход сумматора 14 искаженных синхросимволов синхрогруппы подключен к сигнальному входу накапливающего сумматора 15, подсчитывающего общее число искаженных синхросимволов различных синхрогрупп. Подсчитывая число D' искаженных синхросимволов в течение времени счета довольно большого числа цикловых импульсов S', можно с определенной степенью точности периодически определять вероятность (частость) ошибочного приема синхросимвола по формуле Р_ос=D'/MS', т.е. производить текущую оценку степени искажений принимаемого сигнала. При этом счетчик 6 циклов посчитывает общее число S' цикловых импульсов, в течении которых передано MS' синхросимволов. Коэффициент счета (емкость) счетчика 8 циклов выбирается равной величине S', поэтому после счета каждых S' цикловых импульсов на его выходе формируется одиночный импульс, после чего он сбрасывается в «нуль». С помощью этого импульса во второй блок 16 памяти записывается результат счета D' искаженных синхросимволов накапливающим сумматором 15, вместо хранившегося в нем прежнего двоичного числа, записанного после окончания счета предыдущих S' цикловых импульсов. С некоторой задержкой, определяемой первым элементом задержки 17, сбрасывается в «нуль» накапливающий сумматор 15 и процесс анализа качества принимаемого сигнала в течении следования последующих S' цикловых импульсов повторяется.

На сигнальный вход накапливающего сумматора 15 цифровые данные поступают синхронно с импульсами формирователя 5 цикловых импульсов. Поэтому для обеспечения накапливающим сумматором 15 надежного последовательного суммирования чисел в двоичном коде, на его вход синхронизации должны подаваться импульсы с выхода формирователя 5 цикловых импульсов с некоторой задержкой [9], определяемой вторым элементом задержки 18.

Блок 8 выбора порога в зависимости от значения записанного в второй блок 16 памяти двоичного числа D' производит выбор определенного двоичного порогового числа G'_z в зависимости от условий связи, которое с его выхода в параллельном коде подается на управляющий вход решающего узла 4.

Таким образом, в течении времени счета каждых S' циклов в решающий узел 4 подается определенное пороговое число G'_z, которое может принимать в каждом конкретном случае одно из z=1,2,…,Z дискретных значений (градаций) в зависимости от качества принимаемого сигнала, определяемого величиной ошибки синхросимвола Р_ос. Необходимое число градаций Ζ порогового числа G'_z выбирается из расчета поддержания вероятности ложного срабатывания решающего узла 4 (ложного обнаружения цикловой фазы сигнала в течении среднего интервала времени между двумя соседними сбоями синхронизма по циклам) при различных изменениях величины Р_ос При этом закон формирования конкретных значений пороговых чисел G'_z блоком 8 выбора порога символически можно записать

G'_z=F(A_z≤P_oc<B_z), z=1,2,…,Z,

где F - заранее выбранное правило для блока 8 выбора порога, по которому величина Р_ос≈D'/MS', принимающей значения в пределах z-го интервала измерений, приводится в соответствии вполне определенное значение порогового числа G'_z;

A_z и B_z - соответственно нижняя и верхняя границы величины Р_ос для z-го интервала.

Соответственно требуемая помехоустойчивость устройства, которая определяется вероятностью ложного срабатывания, обеспечивается выбором закона формирования пороговых чисел G'_z для блока 8 выбора порога по соответствующим измеренным значениям величины Р_ос, попадающим в пределы какого-либо z-го интервала с границами A_z и B_z, по принципу: чем больше величина Р_ос, тем большим должно быть пороговое число G'_z.

Величина S', определяющая коэффициент счета счетчика 6 циклов, должна выбираться, с одной стороны, достаточно большой, для того, чтобы обеспечить требуемую точность оценки вероятности ошибки Р_ос синхросигнала, с другой стороны - достаточно малой, чтобы обеспечить измерение величины Р_ос в пределах между двумя сбоями синхронизма по циклам и слежение за изменениями условий связи. Если считать, что сбои синхронизма по циклам происходят через интервалы времени, намного превышающие время счета S' цикловых импульсов (что имеет место на практике), то величина S' может быть выбрана в следующем виде [6]

S'≈](2-5)20/Β₁[,

где B₁ - верхняя граница величины Р_ос в пределах первого интервала измерений, который соответствует наименьшему пороговому числу G'_z; ][ - означает округление до ближайшего целого числа.

Для определения эффективности предлагаемого устройства цикловой синхронизации для поиска временного положения циклового синхросигнала (ЦС) или цикловой фазы сигнала требуется выяснить, что лучше с точки зрения уменьшения времени поиска ЦС:

- либо в качестве первичного источника синхроинформации использовать отклики опознавателя синхросигнала (ОС), который, как и во многих других устройствах цикловой синхронизации, выполняет функцию дешифратора синхрогруппы (ДС) из М синхросимволов и производить их накопление в соответствии алгоритмом работы устройств, основанном на полученном ранее оптимальном алгоритме поиска временного положения ЦС (1^*);

- либо использовать синхроинформацию, содержащуюся непосредственно в принимаемой двоичной последовательности и при этом производить суммирование не откликов ДС от каждой позиции цикла, а синхросимволов синхрогрупп (истинных или ложных), поступающих на вход ОС (2^*).

Эту операцию можно производить с помощью ОС, структурная схема которого приведена на фиг. 1 (ОС 1) или на фиг. 2г (ОС 1-1), каждый из которых будем называть сумматором символов подобных

синхросимволам синхрогруппы (СС). При этом с выхода СС синхроинформация на каждой анализируемой позиции цикла снимается не в виде двоичных символов «1» и «0» (откликов), как с одноразрядного выхода ДС (ОС), а в виде результатов суммирования символов подобных синхросимволам синхрогруппы, Для решения поставленной задачи необходимо определить количество информации, получаемое как от каждого отклика ДС, так и непосредственно от синхросимволов синхрогруппы из М синхросимволов и далее произвести сравнение по времени накопления одного и того же количества синхроинформации при указанных двух способах накопления откликов ДС и символов подобных синхросимволов синхрогрупп, как выполнено в работе [3].

Для решения поставленной задачи следует определить количество информации, поступающей на вход ДС при дешифрации М синхросимволов и количество информации, получаемой при этом на его выходе. Рассмотрим три системы, которые условно обозначим X, Y и Z. Пусть система X является источником передачи символов, а системы Y и Z - соответственно демодулятор и демодулятор с ДС. При этом будем производить наблюдение за системой X через системы Y и Z отдельно. Для определения количества информации , содержащейся в системе Y относительно системы X, состоящую из источника информации X при приеме М символов, можно определить сначала количество информации, содержащейся в каждом приятом символе , и, воспользовавшись свойством аддитивности информации [10], определить величину . По общему определению количества информации [10] имеем

где l_i и r_j - безусловные вероятности того, что системы Х и Y принимают состояния x_i и y_j соответственно; P(y_j/x_i) условная вероятность того, что система Y будет находиться в состоянии y_j, если система X приняла состояние x_i. Предположим, что система X приняла вполне определенное состояние x₁, например, передан первый символ синхрогруппы - «1». Тогда в формуле (1) индекс суммирования i принимает только одно значение i=1, соответственно безусловная вероятность передачи синхросимвола i₁=1.

Система Y может принимать два значения - y₁ (принят символ «1») и у₀ (принят символ «0»), при этом r₁=r₀=0.5, а возможные значения условных вероятностей в формуле (1) будут иметь вид

С учетом (2) формула (1) преобразуется к виду

Если последующий передаваемый символ должен принимать противоположное значение - «0» в соответствии со структурой синхросигнала, то нетрудно показать, что количество информации, получаемой системой Y, будет также определяться выражением (3), т.е. количество информации, содержащейся в каждом принимаемом синхросимволе, не зависит от того, какое конкретное значение принимает каждый синхросимвол в синхрогруппе.

С учетом (3) общее количество информации, получаемое системой Y при приеме синхрогруппы, будет равно

Воспользовавшись формулой (1), определим теперь количество информации

, содержащейся в системе Z, о состоянии системы X:

В данном случае также предположим, что система X прияла вполне определенное состояние (передана последовательность М синхросимволов), при этом i=1, а безусловная вероятность δ_i=1. Система Z может принимать также два состояния - z₁ («единичный» отклик ДС) и z₀

(«нулевой» отклик ДС), а безусловные вероятности нахождения системы Z в этих состояниях будут равны

Возможные значения условных вероятностей в формуле (5) можно записать в виде

С учетом (6) и (7) выражение (5) будет иметь вид

где Р_п=1-Р_ош.

Для определения выигрыша G^(M) по количеству синхроинформации, получаемой системой Y по отношению к системе Z при приеме М символов при каком-либо значении величины Р_п>0,5, достаточно найти отношение величин , определяемых формулами (4) и (8)

Для примера в таблице приведены результаты расчета величин (в двоичных единицах) и G^(M) (в разах) по формулам (4), (8) и (9) соответственно при различных Р_п и при М₁=3 и М₂=4.

Из анализа данных таблицы следует, что при Р_п=1, , т.е. при хороших условиях связи системы Y и Z эквиваленты в части получаемых сведений о переданном синхросигнале. Однако с уменьшением Р_п в системе Z происходит более быстрое «разрушение» синхроинформации, чем в системе Y, т.е. при использовании в качестве первичного источника синхроинформации откликов ДС для обнаружения временного положения ЦС, теряется определенное количество информации, имеющейся на приемной стороне (в системе Y). Причем эти потери тем значительнее, чем хуже условия связи и чем больше синхросимволов М в синхрогруппе.

Оптимальный алгоритм поиска ЦС (1^*) предполагает суммирование откликов ДС от одних и тех же позиций цикла, т.е. фактически синхроинформация, содержащаяся в откликах ДС, от цикла к циклу суммируется. Используя свойство аддитивности информации [10], можно поставить вопрос: какое количество циклов или цикловых интервалов (ЦИ) Q_z необходимо проанализировать ДС на одной и той же позиции цикла, чтобы получить требуемое количество информации, например, равное величине R (в двоичных единицах). Очевидно, что величина Q_z будет равна

Если суммирование синхроинформации от цикла к циклу производить в системе Y т.е. от каждого синхросимвола синхрогруппы, т.е. согласно алгоритму (2^*), то для получения того же количества информации о системе X при тех же условиях связи число ЦИ анализа будет равно

Если выигрыш по времени накопления заданного количества синхроинформации в системе Y по отношению к системе Z или выигрыш по времени поиска ЦС (при рассматриваемых способах суммирования синхроинформации) представить в виде отношения величин Q_z/Q_Y, то значение этого выигрыша будет полностью будет полостью соответствовать выражению (9)

Таким образом, для определения выигрыша по времени поиска ЦС при конкретном значении Р_п>0,5 в случае, когда в качестве источника синхроинфмации не отклики ДС, а символов подобных синхросимволам синхрогруппы, достаточно определить значения величин и .

В заключении можно отметить следующие преимущества предлагаемого изобретения по отношению к прототипу и другим подобным устройствам:

1. Уменьшение времени поиска ЦС или времени восстановления синхронизма по циклам путем суммирования на каждой позиции цикла не откликов опознавателя синхросигнала, а суммирование всех символов подобных синхросимволам синхрогруппы, используя полную синхроинформацию о каждом синхросимволе синхрогруппы истинным и ложным [3]. При этом поиск временного положения ЦС производится в соответствии с оптимальным алгоритмом (2^*), в соответствии с которым достигается сокращение времени поиска ЦС по отношению к алгоритму (1^*), без ухудшения вероятности ложного обнаружения ЦС.

2. Повышение точности оценки вероятности ошибки синхросимвола Р_ос экспериментальным способом путем подсчета не количества D искаженных откликов опознавателя синхросигнала в течении S циклов, а количества D' искаженных синхросимволов синхрогрупп в течении S' циклов. В результате более точно можно оценить экспериментальным способом вероятность ошибки синхросимвола по формуле Р_ос=D'/MS', как требуется при оптимальном алгоритме поиска ЦС (1^*) или (2^*), а соответственно и выбирать пороговые числа на основе более точного расчета интервала анализа для работы в канале с переменными параметрами связи с обеспечением требуемой помехоустойчивости и исключения ложных обнаружений ЦС в интервалах времени между соседними сбоями синхронизма по циклам.

3. Уменьшение времени поиска ЦС, если имел место сбой синхронизма по циклам, и уменьшение вероятности ложного срабатывания решающего узла после восстановления канала связи из-за пропадания сигнала или сравнительно длительном воздействии мощных помех в районе приема сигнала за счет обнуления первого блока памяти решающего узла и блока регистров сдвига при достижении любого результата суммирования на любой из N позиций цикла допустимого значения.

Литература

1. Приемное устройство циклового фазирования А.С. СССР №1085006 H04L/08, Опубл. 07.04.84, Бюл. №13 / Мареев И.В., Моисеев Д.В.

2. Колтунов М.Н., Коновалов Г.В., Лангуров З.И. Синхронизация по циклам в цифровых системах связи. - М.: Связь, 1980. - 152 с.

3. Шадрин Б.Г. Сравнительный анализ двух способов накопления синхроинформации при оптимальном алгоритме поиска синхросигнала - Техника средств связи. Сер. ТРС, 1984, вып. 10, с. 43-46.

4. Устройство для синхронизации по циклам Патент RU 2231228 С1 МПК H04L 7/08 Опубл. 20.06. 2004 / Кальников В.В., Ташлинский А.Г.

5. Шадрин Б.Г. Об одном алгоритме компенсации временных сдвигов принимаемого двоичного сигнала. - Техника средств связи. Сер. РТС, 1993 вып. 10(31), с. 45-50.

6. Устройство для синхронизации по циклам А.С. СССР №1172052 H04L 7/08, Опубл. 07.08.1985, Бюл. №29 / Шадрин Б.Г.

7. Шадрин Б.Г. Оптимизация алгоритма поиска циклового синхросигнала - Техника средств связи. Сер. ТРС, 1983, вып. 10(31), с. 120-125.

8. Шадрин Б.Г. О необходимом объеме анализируемых данных при оптимальном алгоритме поиска фазы циклового синхросигнала - Техника средств связи. Сер. ТРС, 1984, вып. 10, с. 47-49.

9. Соловьев Г.Н. Арифметические устройства ЭВМ. - М.: Энергия, 1978. - 176 с.

10. Ветцель Е.С. Теория вероятностей. - М.: Наука, 1969. - 576 с.

1. Устройство цикловой синхронизации, содержащее опознаватель синхросигнала, сумматор, блок регистров сдвига, решающий узел, формирователь цикловых импульсов, счетчик циклов, элемент запрета с порядковым номером m=1 и блок выбора порога, причем информационным и тактовым входами устройства являются соответственно информационный и тактовый входы опознавателя синхросигнала, одноразрядный выход которого с порядковым номером r=1 подключен к входу младшего разряда с порядковым номером r=1 первого входа сумматора, выход которого подключен к сигнальному входу блока регистров сдвига, основной и дополнительный выходы которого подключены соответственно к второму входу сумматора и сигнальному входу решающего узла, тактовый вход которого объединен с соответствующими входами опознавателя синхросигнала, блока регистров сдвига и формирователя цикловых импульсов, выход которого, являющийся выходом устройства, объединен с входом счетчика циклов и первым входом элемента запрета с порядковым номером m=1, при этом вход сброса формирователя цикловых импульсов подключен к выходу решающего узла, управляющий вход которого подключен к выходу блока выбора порога, кроме того, решающий узел содержит первый блок сравнения, первый блока памяти, блок вычитания, второй блок сравнения и счетчик сравнения, причем выход первого блока сравнения подключен к входу управления первого блока памяти, выход которого объединен с первыми входами первого блока сравнения и первого блока вычитания, выход которого подключен к первому входу второго блока сравнения, выход которого подключен к входу сброса счетчика сравнения, выход которого является выходом решающего узла, сигнальным, управляющим и тактовым входами которого являются соответственно вход данных первого блока памяти, объединенный с вторыми входами первого блока сравнения и блока вычитания, второй вход второго блока сравнения и тактовый вход счетчика сравнения, отличающийся тем, что дополнительно введены R-1 одноразрядных выходов опознавателя синхросигнала с порядковыми номерами r=2, 3, …, R, и М-1 элементов запрета с порядковыми номерами m=2, 3, …, М, где R - минимально необходимое число одноразрядных выходов или число разрядов R-разрядного выхода опознавателя синхросигнала, выбираемое из условия R=]log₂ М[, где ][ - округление до ближайшего наибольшего целого числа, M - число синхросимволов в сосредоточенной или распределенной по циклу синхрогруппе двоичного сигнала на информационном входе устройства, следующих во времени друг за другом с условными порядковыми номерами m=1, 2, …, M, и длительностью цикла или периодом повторения синхрогрупп среди информационных символов, равным Тц=N двоичных символов и равным количеству N разрядов каждого регистра сдвига блока регистров сдвига, причем дополнительные разрядные выходы опознавателя синхросигнала с порядковыми номерами r=2, 3, …, R подключены к соответствующим разрядным входам с такими же порядковыми номерами r=2, 3, …, R первого входа сумматора, первые входы М-1 элементов запрета с порядковыми номерами m=2, 3, …, M объединены и подключены дополнительно к первому входу элемента запрета с порядковым номером m=1, а вторые входы M элементов запрета с порядковыми номерами m=1, 2, …, M подключены к соответствующим дополнительным выходам опознавателя синхросигнала с такими же порядковыми номерами m=1, 2, …, M, кроме того дополнительно введены сумматор искаженных синхросимволов синхрогруппы, накапливающий сумматор, второй блок памяти, первый элемент задержки, второй элемент задержки, дешифратор переполнения и элемент ИЛИ, при этом выходы M элементов запрета с порядковыми номерами m=1, 2, …, M подключены к соответствующим одноразрядным входам сумматора искаженных синхросимволов сихрогруппы, выход которого подключен к сигнальному входу накапливающего сумматора, вход сброса и вход синхронизации которого подключены соответственно к выходу счетчика циклов через первый элемент задержки и дополнительно к выходу формирователя цикловых импульсов через второй элемент задержки, а выход накапливающего сумматора подключен к входу данных второго блока памяти, выход и вход управления которого подключены соответственно к сигнальному входу блока выбора порога и дополнительно к выходу счетчика циклов, при этом в решающем узле выход первого блока памяти подключен дополнительно к входу дешифратора переполнения, выход которого подключен к первому входу элемента ИЛИ, второй вход которого подключен дополнительно к выходу счетчика сравнения, а выход элемента ИЛИ, являющийся дополнительным выходом решающего узла, объединен с входами сброса первого блока памяти и блока регистров сдвига.

2. Устройство по п. 1, отличающееся тем, опознаватель синхросигнала для приема двоичного сигнала с сосредоточенной синхрогруппой из M синхросимволов с условными порядковыми номерами m=1, 2, …, М и длительностью цикла или периодом повторения синхрогруппы, равным Тц=N двоичных символов, содержит М-разрядный регистр сдвига, в котором количество разрядов M с порядковыми номерами m=1, 2, …, М, соответствующими порядку следования разрядов от старшего (выходного) разряда при m=1 к младшему (входному) разряду при m=М, который является информационным входом опознавателя синхросигнала, тактовым входом которого является тактовый вход М-разрядного регистра сдвига, выходы разрядов которого с порядковыми номерами m=1, 2, …, М подключены к соответствующим входам преобразователя синхрогруппы, выходы которого с порядковыми номерами m=1, 2, …, М, являющиеся дополнительными выходами опознавателя синхросигнала с такими же порядковыми номерами m=1, 2, …, М, дополнительно подключены к соответствующим одноразрядным входам сумматора символов, подобных синхросимволам синхрогруппы, выход которого является R-разрядным цифровым выходом опознавателя синхросигнала, состоящего из R одноразрядных выходов с порядковыми номерами r=1, 2, …, R.

3. Устройство по п. 1, отличающееся тем, опознаватель синхросигнала для приема двоичного сигнала с равномерно распределенной по циклу синхрогруппой из M синхросимволов с условными порядковыми номерами m=1, 2, …, М и длительностью цикла или периодом повторения синхрогруппы Т_ц=N=MT_c двоичных символов, где Т_с=К-период следования синхросимволов среди информационных символов, равный К двоичных символов, содержит L-разрядный регистр сдвига, в котором количество L=K(M-1)+1 разрядов с порядковыми номерами 1, 2, …, L, соответствующих порядку следования разрядов от старшего (выходного) разряда при m=1 к младшему (входному) разряду при m=L, который является информационным входом опознавателя синхросигнала, тактовым входом которого является тактовый вход L-разрядного регистра сдвига, выходы M разрядов которого с порядковыми номерами 1, K+1, 2K+1 при М=3 или 1, K+1, 2K+1, …, (М-1)K+1 при М>3 подключены к соответствующим входам преобразователя синхрогруппы, выходы которого с порядковыми номерами m=1, 2, …, М, являющиеся дополнительными выходами опознавателя синхросигнала с такими же порядковыми номерами m=1, 2, …, М, дополнительно подключены к соответствующим одноразрядным входам сумматора символов, подобных синхросимволам синхрогруппы, выход которого является R-разрядным цифровым выходом опознавателя синхросигнала, состоящего из R одноразрядных выходов с порядковыми номерами r=1, 2, …, R.