Преобразователь частоты в код

 

2874I8

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Совотсиит

Социалистическил

Республик

Зависимое от авт. свидетельства ¹

Кл, 42m, 3/00

21е, 36.03

Заявлено 07.VII.1969 (№ 1345875/18-24) с присоединением заявки /¹

Приоритет

Опубликовано 19.XI.1970. Бюллетень ¹ 35

Дата опубликования огисания 22.1.1971,ЧПК Н 03k 13/02

G Оlг 23/02

УДК 681.325:621.317.76 (088.8) Комитет оо делам изобретений и открытий ори Совете Миииотров

СССР

Авторы изобретения

Г. О. Паламарюк, Л. Н. Костяшкин и М. Б. Никифоров

Рязанский радиотехнический институт

Заявитель

ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТЬ1 В КОД

Изобретение относится к области вычислительной текники и может быть использовано в качестве самостоятельного узла-частотомера, вкодного преобразователя информации для цифровых вычислительных машин (ЦВМ), составной части частотно-импульсных вычпслительнык устройств.

Известен преобразователь частоты в код, содержащий вычитающее устройство, счетчик, дешифргторы, схемы совпадения, скемы сбор- 10 ки и регистр.

Недостатком известного устройства является значительное количество оборудования (триггеров), необкодимое для его изготовления.

Целью изобретения является построение 15 преобразователя частоты в код при меньшик затратах оборудования, но сохраняющего точностные и динамические характеристики известного преобразователя.

Эта цель достигается тем, что выходы вычитающего устройства подключены ко входам первой схемы сборки, выход которой соединен со входом счетчика, и к первым входам первой группы схем совпадения, выходы которых соединены со -входами регистра; вторые входы этих схем совпадения подключены к выходам-первого -дешифратора, входы которого соединены с выходами-разрядов-счетчика-и со входами второго дешифратора, выходы которого соединены с первыми входами второй 30 группы скем совпадения; ко вторым вкодам этик схем совпадения подк/почены шины опорных частот, а выходы пк подсоединены ко вкодам третьей группы скем совпадения, вторые вкоды которы; подключены к выходам второй группы схем сборки, вкоды которык соединены с выкодами разрядов регистра и с выкодами первого дешпфратора, а выходы— со вкодамп третьей схемы сборки, выходы которой соединены со вкодом вычитающего устройства.

Предложенное устройство, изображенное на чертеже, состоит пз блока спнкронизации 1, вычитающего устройства 2, счетчика 8, дешифраторов 4 и 5, скем сборки б, 7, 8, импульсно-потенциальнык скем совпадения 9—

12 и выкодного регистра 18.

Вход частоты F„ соединен с блоком синхронизации 1, к другому входу которого подключена шина опорной частоты Fo. Выход блока 1 соединен со вкодом вычитающего устройства 2, оба выхода вычитающего устройства подключены к импульсным входам импульсно-потенциальных схем совпадения 11 и 12, соединеннык потенциальными входами с соответствующими выходами дешифратора 4, выходы схем совпадения соединены с установочными входами триггеров выходного регистра 18. Кроме этого, выходы вычитающего устройства подключены ко входам схемы сбор287418

3 ки 8, выход которой соединен со входом счетчика 8, выходы триггеров последнего подключены ко входам дешифраторов 4 и 5. Выходы дешифратора 5 соединень; с потенциальными входами импульсно-потенциальных схем совпадения 10, к импульсным входам которых о подключены шины опорных частот —, —,..., 2 2

Fo

2л 10

Выходы схем 10 соединены с импульсными входами импульсно-потенциальных схем совпадения 9, выходы которых подключены ко входам схемы сборки 7, выход .которой соединен со входом вычитающего устройства. К потенциальным входам схем совпадения 9 подключены выходы потенциальных схем сборки б, входы которых соединены с соответствующими выходами дешифратора 4 и единичными выходами триггеров выходного регистра 18.

При поступлении на вход устройства частоты Е„первый импульс этой частоты, пройдя через вычитающее устройство, переводит счетчик 8 из состояния 00... 00 в состояние

00... 01. При этом дешифратор 5 выдает разрешающий потенциал на схему совпадения 10, управляющую прохождением старшей опорной

Fo частоты †. Одновременно дешифратор 4 вы2 дает разрешающий потенциал на схему 9 (через схему сборки б) и схемы совпадения 11 и 12, стоящие на входе старшего триггера выходного регистра 18, в результате старшая

Fo опорная частота — через схему совпадения 9

2 35 и сборки 7 поступит на второй вход вычитающего устройства 2 для контроля. Контроль заключается в проверке условий

F, ) — лиоо 1 „2 2

Прп выполнении какого-либо из условий появляется разностный импульс на том или ином выходе вычитающего устройства и записы- 45 влет «О» или «1» в старший разряд выходного регистра 18.

В случае положительного исхода проверки (загп«сь «1») выходной сигнал старшего триг«ерл выходного регистра 18 дублирует разреши ощий потенциал дешифратора 4, поступающий на схему 9, управляющую прохождеFo пнем старшей опорной частоты —. Этот же

2 разностный импульс переводит код счетчика 8 йз состояния 00... 01 в состояние 00... 10.

Прц-,этом,дел«1фратор 5 выдает разрешающий потенциал «и две схемы совпадения, управFo ля1ощие поохождением опорных частот

А 2 и

Дешифратор 4 выдает разрешающий сиг2 -; ..-, f

3 .,.:.: f

4 нал только на одну схему совпадения 9, управляющую прохождением опорной частоты о . На вход вычитающего устройства в укаг-

Fo занно.l случае поступит набор частот a, — +

Fo

--г- — т. е. производится проверка условий

21 „З вЂ” а, —, — либо FÄ < а,— + —, ° Fo, Fo о Fo

2 2 - 2 2 - где

Fn

0 при F„(прп первом испытании);

Fn

1 при F„ (прп первом испытании).

В зависимости от результата этого испытания на лом или ином выходе вычитающего устройства появляется разностный импульс„ записывающий «О» или «1» в старший разряд выходного регистра и производящий переключение счелчика 8.

Рассмот ренный процесс продолжается до

"ev пор, пока не будут проверены условия, аналогичные приведенным выше, для каждого разряда выходного регистра. По окончании цикла преобразования контрольный счетчик

8 устансвится в состояние 00... 00, дешифратор 5 выдает разрешающие пот нциалы на все сх<:мы совпадения 10, дешифратор 4 выдаст на всех выходах запрещающие потенциалы. Из всех схем совпадения 9 будут открыты только те, на которые подается разрешающий потенциал с триггеров выходного регистра 18.

Предмет изобретения

Преобразователь частоты в код, содержащий вычитающее устройство, сче;чик, дешифраторы, схемы совпадения, схемы сборки и регистр, отлича ощийся тем, что, с целью сокращения оборудования, выходы вычптающего устройства подключены ко входам первой схемы сборки, выход которой соединен со входом счетчика, и к первым Bxoäàì первой группы схем совпадения, выходы которых соединены со входами регистра, а вторые входы этих схем совпадения подключены к выходам первого дешифратора, входы которого соединены с выходами разрядов счетчика и со входами второго дешифратора, выходы которого соединены с первыми входами второй группы схем совпадения, Ко вторым входам этих схем совпадения подключены шины опорных частот, а выходы их подсоединены ко входам третьей группы схем совпадения, вторые входы которых подключены к выходам второй группы схем сборки, входы которых соединены с выходами разрядов регистра и с выходами первого дешнфраторл, à выходы — со входамч третьей схемы сборки, выходы которой соединены со входом вычитающего устройства, 287418

Составитель Е. Семенова

Редактор Б. С. Нанкина Текрсд А, А. Камышникова Корректор А. П. Васильева

Заказ 3898/6 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4,:5

Типография, пр. Сапунова, 2