Патент ссср 298934

 

298934

ОП ИСАНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Ресоублик

Зависимое от авт. свидетельства ¹â€”

Заявлено 27.VIII.1969 (№ 1359298/18-24) МПК С 061 15/16 с присоединением заявки №вЂ”

Комитет по делам изобретений и открытий ори Совете Министров

СССР

Приоритет—

Опубликовано 16.111.1971. Бюллетень № 11

Дата опубликования описания 11 V.1971

УДК 681.326.34(088.8) Авторы изобретения

А. А. Мячев, В. С. Лапин и В. H. Майдан

Заявитель

СЕЛ ЕКТОРНЫЙ КАНАЛ

Изобретение отно"ится к цифровым вычислительным системам и, !в частности, к организа ции селекторного канала обмена данными между устройствами системы.

Из вестен селвкторный,канал, содержащий блок сопряжения канала с lBblчислительным у!стройством, блок сопряжения ка нала с устройством управления памятью, блок сопряжения ка!нала с внешними устройст!вами, регистр счета данных, первый регистр адреса данных, регистр адрес|а команды, регистр адреса внешнего устройства, регистр ключа защиты, регистр флажков, регистр кода операции,;первый реги стр данных, второй регистр данных,,сумматор, счетч!ик байтов с дешифратором и первый дешифратор кода операции.

Предлагаемое устройство отличается тем! что в него введены второй дешифратор кода операции, триггер форои!рова!нного режима работы, триггер, режима работы с форматом в два байта, триггер режима работы с форматом в четыре байта, триггер дуплексного режима работы, триггер предварительной выборки, дешифратор адреса !внешнего устройства, триггер режима «память — память», второй репистр адреса данных, третий регистр данньгх.

Выход регистра кода операции соединен со входом второго деш иф ратора кода операции, выходы которого подключены Ко входам триггеров режима работы. Выход триггера форсированного режима работы подключен ко входу триггера предварительной выборки и ко входу блока сопряжения ка нала с внешними!ми уст ройствами. Выходы триггеров режима работы с форматом в два и четыре байта соединены со входом первого регистра данных, "о входами счетчика байтов, со входом блока сопряжения канала с внешними устройствами. Выход триггера дуплексного режима работы,соеди!нен со входами первого, второго и третьего регистров данных. со входом блока сопряжения канала с Bнешними устроиствам и, со входом триггера предварительной выборки, со входами первого и второго регистра адреса данных и со входом триггера предварительной выборки, выход которого соединен с шиной прод варительной выборки блоков основной памяти. Выход блока сопряжения канала с !вычислительным устройством соединен -o входом дешифратора адреса внешнего устройства. Выход деш ифратора соединен со входом тр игге ра режима «память — память», выход которого соединен с шиной низшего приор итета канала. Выход второго регистра адреса д анных соеди!нен со входом блока сопряжения канала с памятью и "о входом сумматора. Выход третьего регистра данных соединен со входом второго регистра данных и со !входом блока сопряжения канала с памятью.

298934

35

Это позволяет увеличить пропускную способно сть канала между оано18ной памятью вычисл ительного устройства и BbtcoKQGKopocTHbtми внешними устройствами, упростить устройство управления и увеличить скорость об»etta между основной и расширенной памятями.

На фиг. 1 при ведена блок-схема вычислительной системы с селекторным каналом; на фиг. 2 — блок-схема селекторного канала.

Схемы содер>кат вычислительное устройство 1, основную оперативную память 2 с высок им быстродействием,:расширенную оперативную память 8, продолжающую основную память и реализующую весь потенциал адресации в системе, у"тройство 4 управления памятью, селекторный канал 5,,со1пряжение 6 канала с вычислительным устройством, сопряжение 7 канала с памятью, сопря>кение 8 канала с внешними устройствами, устройство 9 управления внешними устройствами, внешние устройства 10, блок 11 сопряжения канала вычнслительным у1сгрой ством, регистр 12 адреса внешнего устройства, дешифратор 18 адреса внешнего устройства, триггер 14 обмена

«|память — память», репистр 15,ключа защиты, первый регистр 16 адреса данных (адрес .выборки данных), сумматор 17, регистр 18 кода операции, регистр 19 флажков, регистр 20 счета да нных, первый деш|ифрато|р 21 кода операц ии, триггер 22 направления обмена, регистр

28 адреса команды, блок 24 сопряжения канала с памятью, второй репистр 25 адреса данных (адрес запоминала!ния,данных), первый регистр 26 данных, второй регистр 27 данных, третий репистр 28 да нных, второй дешифратор 29 кода операции, триггер 80 дуплексного режи ма работы, счетчик байтов 81 с д ешифратором, шину. 82 дешифратора счетчика данных, триггер 88 предварительной выборки следующ его блок а памяти при ygoiaл ет во р ен и и требования от KiatHaла предыдущим блоком памяти, шину 84 предварительной выборки, щи ну 85 низшего прпоритета канала, вентили

86, ш и ну 87 данных сопряжения канала с внешним и устр ойствами, триггер 88 форсированного режима работы, триггер 89 режима работы с форматом в два байта, триггер 40 режима работы с форматом IB четыре байта и блок 41 сопряжeatttt tiанала с внешними у стройсгвам и.

Адресное слово канала содержит 32 разряда 0 — 31 (разряды 0 — 3 — разряды ключа защиты, разряды 8 — 31 — Iàäðeñ управляющего слова ка нала).

Управляющее слово канала содержит 64 разряда 0 — 63, причем в разрядах 0 — 7 записан код опер аци и, в разрядах 8 — 31 — адрес данньгх, в разрядах 32 — 36 — разряды флажков, в разрядах 47 — 63 — разряды "чета данных.

Инструкция содержит 32 разряда 0 — 31, причем р азряды 0 — 7 — р аз ряды типа инстру кции, разряды 16 — 18 — адрес канала, разряды

24 — 31 — адрес внешнего устройства.

Для обмена данным и |между устройствами памяти инструкция, (выбранная из памяти 2, на правляегся в,канал 5 посредством сопряжения б через блок 11. Разряды 24 — 81 инструкции поступают на регистр 12 и одновременно на дешиф ратор 18, который устанавливает триггер 14 обмена «память — память». Затем канал 5 организует выборку из памяти 2 адресного слова ка нала, разряды 8 — 31 которогз ,поступают на регистр 16, а разряды 0 — 3 — на регистр 15. По адресу, принятому на регистр

16, организуется выборка из памяти 2 первого управляющего слова посредством сопряжения 7. Одновременно с выборкой первого упра вляющего сло ва содержимое регистра 16 напр|авляегся на сумматор 17 для модификации at+pl&ca. Модифицированный адрес заносится на регистр 28. Разряды 0 — 7 выбранного перьвого управляющего слова принимаются па регистр 18, разряды 8 — 31 — на регистр 16, разряды 32 — 36 — íà регистр 19 и разряды

47 — 63 — на регистр 20. Разряды 0 — 7 первого управляющего слова |посредством дешифратора 21 определяют направление обмена данными, устанавл|ивая т р иггер 22. Для обмена «память — память» выбирается .второе управляющее слово по модифицированному адресу, находящемуся на регистре 28. Разряды 0 — 7:зыОра нного второго управляющего слова поступают на регистр 18, разряды 8 — 31 — на .регистр 25, р азряды 32 — 36 — на регистр Б, а разряды 47 — 63 не |имеют значения, При соответствии второго управляющего слова первому, определяемому дешифратором

21, начинается обмен меж!ду устройствами папяти. Например, при передаче данных из ос новной в расширенную память адрес с регистра 16 на1правляется в устройство 4 через блок

24, и возбуждается шина 85 низшего приоритета. Выб ранные;из основной памяти данные через блок 24 принимаются на perB. тр 26, далее произво!дится их перепись на регистр 28 и с регистра 28 на р егисгр 27.

Содержимое регистра 27 посылается в расширен ную память по адресу, хранимому н,а регистре 25, За тем произ(во дится модификация адресов î"HotBHQH и расширенной памяти с помощью сумматора 17 для дальнейшего об мена данными. После модификации андресов производится уменьшение содер>кимого регистра 20 счета данных, нуль которого фиксирует оконча ние обметана. Пересылка данных из расширенной в основную память происходит аналогичным образом.

После установления связи селекторного канала с выбранным внешним устройством содержимое регистра 18 поступает:на дешифратор 29, который определяет дуплексный ре»<им работы уcTaHQBIKQH триггера 80. В этом режиме работы данные выби р аются нз основной памяти по адресу, который хранится в регистре 16 и направляются на регистр 28. Из регистра 28 данные .пересылаются на регистр 27.

Одновременно,содер»«имое регистра 16 перепнсывается на регистр 25 для хранения адреса, по которому,в дальнейшем происходит за298934 помин ание данных, .счита н ных с внешнего уст,р ой ств а.

Содержимое регистра 16 модифицируется посредством сумматора 17, и последующая выборка данных из 0GHo BHQH па мяти осуществляется по модифицированномy адресу, а выбранные данные принимаются на регистр 28, Данные, счятанные с внешнего устройства, .поступают через вентиль 86 на регистр 26, причем данные поступают последовательно размером в оди н, два ил|и четыре оайта в зависимости от признака формата обмена данными, указанного .в разрядах Π— 7 управляющего слова канала при помощи дешифратора 29.

Синхронно с приемом:на регистр 26 производится |выдача данных с регистра 27:во внешнее устройство через блок 41, причем последоВВТс;IbHocTh приема и выдачи данных определяется дешифратором счетчика байтов 81 посредством шины 82. Счетчик байтов 81 модифицируется в зависимости от работы с различными форматами данных и определяет моменты заполнения регистра 26 и освобождения регистра 27.

После завершения выдачи данных из регистра 27 данные из регистра 28 заносятся на репистр 27; в свою очередь, содержимое репистра 2б,переписывается на регистр 28 и запоминается iB основной памяти IHo адресу, хранимому в регистре 26, содержимое регистра 20 счета данных уменьшается на единицу и содержимое регистра 16 переписывается на репистр 26.

Вышеописанная процедура модификации содержимого регистра 16, выборки по модиф ици1рованному адресу данных на регистр 28, приема на регистр 26, выдачи с реги стра 27 повторяется до тех пор, пока содержимое регист ра счета данных не ста нет равным нулю, причем при обмене форматом в два и четыре байта включается «механизм» предварительной выборки, т. е. устанавливается триггер 88 предварительной выборки б>.1око в основной памяти, возбу>кдающей шину 84 предварительной выборки, с помощью которой обеспечи вается устройством 4 непрерывность функционирован ия канала.

Обмен данньгми между осноBIHoé памятью процессора и внешними устройствами в форсированном режиме, например передача äàHIHbIx из основной памяти во внешнее устройство осуществляется через блок 24 с использова нием регистров 26 — 28, через блок 41 и .далее через шины сопря>кения канала с внешними устройствами.

Передача данных из внешнего устройст ва в основную память осуществляется через блок

41 с использованием репистрав 26, 27 и 28, че10

55 рез блок 24 и далее через шины сопряжения канала с памятью.

Предмет изобретения

Селекто р ный канал, содержащий блок сопряжения канала с вычислительным устройством, блок сопряжения канала с памятью, блок сопряжения канала с внешними устройствам и, регистр адреса данных, регистр адреса команды, регистр адреса внешнего устройства, peIHC11p кода операции, регистры данных, сумматор, счетчик байтов, дешифратор кода операции, отличающийся тем, что, с целью увеличения пропускной способности кана 13 между основной памятью вычисл|ительного устройства,и,BhllcoKocKopoотными внешними устройствами, в него введены второй дешифратор кода операции, триггер форсированного рс>»Нма работы, триггер режима,работы с форматом в два байта, триггер режима работы с форматом четыре байта, триггер дуплексного режима, работы, триггер предварительной вьборки, дешифратор адреса внешнего устройства, триггер режима «память — память», второй регистр адреса данных, третий регистр данных; выход регистра кода операции соединен со входом второго дешпфратора кода операции, выходы которого подключены ко входам григтеров режима ра боты. выход триггера форсированного ре>к има работы;подключен ко входу триггера предварительной выборки и ко входу блока,сопряже н ия канала с внешними устройствами, выходы триггеров режима работы с форматом в два и четыре оайта соединены со входом первого регистра данных, со входами счетчика байтсв, со входом олока сопря>ке гия канала с внешними устройствамн, выход триггера дуплексного режима работы соединен со входами первого, второго и третьего регистров данных, со входом блока сопря>кения канала с внешним и устройствами. с входом тр иггера пред!варительной выборки, 00 входами первого и,второго регистра адреса данных и со входом триггера предварительной выборки, выход которого соединен с шиной прсдварительной выборк|и блоков основной памяти, выход блока "опряжения канала с вычислительным устройством соединен со входом де пнфратора адреса внешнего устройства, выход дешифратора соединен со входом триггера режима «память — память», выход которого соеди нен с шиной низшего приоритета канала, выход второго регистра адреса данных соединен со iBx0301I блока сопряжения канала с памятью IH c0 входом сумматора. выход третьего регистра данных соединен со входом второго регистра даннык и со входом блока сопряжения ка нала с памятью.

298934 г-«!

I

I ! ! !

«! !

М

«3 5!—

«

Составитель И. В. Долгушева

Редактор Е. В. Семанова Техред H. И. Наумова Корректор А. П. Васильева

Заказ !07/456 Изд. № 339 Тираж 473 Подписное

1ЛНИИПИ Комитета по делам изобретений и открытий при Совете Министров CC(:P

Москва, 5К-35, Раушская наб., д. 4/5

Тип, Харьк. фил. пред. «Патент»