Устройство для
,G П И С А Н И Е ЗО6459
ИЗОБРЕТЕН ИЯ
Саи?з Сааатскиз ьааиалис1ичасиил
1 асп1)алии
Зависимое От авт. свиде1ельства М
Заявлено 27.7111.1969 (№ 1359296/18-24) i?г?; g п61 «i 66 с присоединен;ем заявки . х а
П рис ритет
1
Опубликовано 11 V1.! 9 1, Бюллетень ¹ 19
Ка.,;ига; па де.-.,;, УД1х) 681.326.3 (088.8)
) !
11аабре)аиий и ", ð:4?11й паи Гаа:те 11 ...:;:-,саа
CCI i) Дата спубликоваш?я описания 11.Х.1971
Авторы изобретения
А. А. Мяче=- и Ф. М. 11агиахметов
Заявитель
УСТРОЙСТВО ДЛЯ ПРЕДВАРИТЕЛЬНОЙ ВЫБОРКИ БЛОКОВ
ПАМЯТИ
Изобретение относипся к области Eb!Hilcë?iтельной техники, в частности к устрой твам управ.?ения обращениями к памяти каналов и центрального вычислителя.
Известны устроиства для выборки блоков памяти, содержащие триггеры, счетчики, вентили, сумматор и регистр запоминания.
?1едос?аток известных схем состоип. в том, что высокоскоростной селек lopHbi?»HipOHный канал при совместной работе с быстро...йству?ошей памятью через сопряжения канала с па:1ятью не можеT использовать ее
ВЫСО!,УIО. 11POH3BOTHTÃЛI,НОСТЬ И 1,2К С IЕДСТBHC имеет полноразрядные устройства буферизации данных.
Предложенное устройство отличается от известных тем, что в нем триггер предварительной выборки блоков памяти соеди)нен с шиной предваритедьной выборки, с вент??лем выдачи интервалов в сумматор и с сумматором, триггер предварительного чтения данных из памяти соединен с устройством управления обращением к памяти и с сумматором, три)ггер «настройки» устройства для обмена с каналом подкл?очен к устройс "By управления обращением к памяти и к вентилю выдачи интервалов, сумма-,ор соединен с регисгром запоминания периода между требова иями QT е2112л2, со счетчиком числа Олок?lр 1 емых блоког. памяти и с устройством управле H.ÿ обрагцен1 .е K п мяти, вентиль Bb. ä2HH ин1ервалов сседипен с сх мм2тором ii с i cTр ой СT B O,1 i ll " 2 B.H C H H ?I 0 б О 2 гцс н; l B. )I к I < 2 м я 1 Н, счетчик числа блокируемых олоков памяти подключен к устройству управлен»я обращен 1ем к памяти, регистр запоминания перио I2 а ежду требованиями от канала соединен с сумматором, счетчик адреса данных канала соединен с триггером предварительно;о чте10 нпя и с устройством управления обращения к памяти.
Это позволяет увеличить пропускную способность высокоскоростного селекторного канала, более эффект iBi:о использовать произ$5 водительнос1ь памяти и. уменьш?;ть объем обовудования для обмена информацией межДУ i12МЯТЫО ?1 ВЬ!СОЕОСКОРОСТ1»Ы МИ ВНЕШНИМil устройствами.
Н2 чертеи е представ тена схема прсдл2гае20 мого устройства, где 1 — — трш?гер «настройки» для обмена с каналом, 2 — - вентиль выдачи интерва QB в сумматор, 8 — регистр затребовани)ями канала, 1 — сумматор со схемой анализа со25 стояния, о — счетчик числа блокируемых блоков па.;?я-;1, 6 — триггер . .pezBapHTeльпоro чтения данных из памяти для ожидаемого требования канала, 7 — 9 — (1, 2,...., и) б..оки памяти, 10 — устройство управления об30 ращением к ..амят11, 11 — 20 — шины передачи
306459
20 икформации, 21 — триггер предварительной выборки блоков памяти, 22 — счетчик адреса
„:àííû канала.
Устройство памяти содержит и блоков операг;!и!ой iiaiilHTH, работающих по принципу
«р acc;IоепиЯ». 3 апу ск блoiioB памя и Осуществляется поочередо со сдвигом Во времени па некоторую величину Л, определяемую
Временными пар метрами памяти„где Л— интервал между двумя последователш!Ыыи запусками блоков памяти. Запуск блоков памяти может производиться в любом порядке.
Последовательность удовлетворения запросов
OGp2II;eHHH K 112RI HiTH OIipeQeJIReTC5P СХеМ О И I I P 11 0 P 1 i T C. 1 2 ) П Р И Ч Е Ъl В Ы CO K O C I io P O I F! OH
1 .2на;1 немееT Высший 1 p>l.opFITp.T. Предлагаемое l cTpoHlcTBQ Воз еи ств» еТ н2 у строис 1 во управ;.ения обращением к памяти таким 00разом, что для высокоскоростного, канала ооeсiiе lивае 1ся lгеrrpepыВНОсть фу нкционHpования с р блоков памяти, причем остальные (!! — p)- блоков обслуживают требования к памяти от других абонентов.
Устройство для предварительной выборки по сигналу предварительной выборки, полученному oi;;aiiaла I:î щи не 18, устанавлHBaет триггер 21 в положе !Не «1», подготавлиB2H Text c2iblbIliI су мматор 4 H Венти::1ь 2
i:одсче!а периода между требованиями or
x2iiatIa. Перед обрашением к памяти для обмена даш:ыми ка;!ал посылает два требования для «кастр ойки» устройств а 22. По первому требованию, полученному из устройства i0 по шике 1б, у станавливается триггер 1, Открьгвающий BBIITHëü 2, на другой Bход кo iopoTo ilocTomiiIIo поступает интерВ2л, и тем самым разре!пает сумматору 4 подсчитать число интервалов. По второму «настроечному» требованию триггер 1 сбрасывается, прекращая подсчет интервалов, причем одновременно канал riåðåäàåò в устройство 10 адрес ячейки памяти, на. которую поступит следую-!
iree требован ie для Обмена /12FII Младшие разряды (/) сумматора 4 (как правило, 1 = Iog>n) определяют число интервалов, содержащихся в цикле памяти, а старшие — число циклов памяти между двумя последующими с шхрокными требовакиями кана ia. В общем случае период поступления требований Т,р, заключен в пределах Л ( (Т,р (pf., где 1ц — цикл памяти, р = = 1, 2,..., 11. Причем для высокоскоростного капала р = 1 —:3. В качестве примера, иллюстрирующего работУ УстРойства 22, РассмотРим слУчай /ц ( (T,ð (2/Ä. Пусть содержи мое сумматора 4 равно t„—, it Л, где и — число интервалов, iia которое Т,„, больше Рассмотрим режим запоминания в памяти данных о;- капала и предположим, что канал по первому требованию при обмене данны ми 65 с памя!Тью обрат1гтся в m-й блок. Если т-й блок заня,г, то посредством схемы анализа состояния старших разрядов сумматора 4, содержимое которых в рассматриваемом слу1ае равно «1», устрой ство!О при помощи ши1ы 14 блокирует обращение в т-й блок других абонентов памяти. При освобождении m-го блока памяти устрой ство !О, приняв IIepBGE требование канала для обмена данными с памятью, производит запуск т-га блока памяти согласно высшему приоритету канала и включается «механизм» предвари; тельной выборки. При этом сумматор 4 посредством схемы анализа состоя ния при помощи шины !4 определяет функционирование (т - - 1)- !! блока :.амяти, т. е. разрешает или запрещает устройству 10 предоставить цикл (т--1)" блока для связи с другими абонентами. Через каждый интервал содержимое сумх:àToð2 уменьшается на единицу, пока содержимoe младших разрядов (/) сумматора не станет равным нулю; при этом блокируется запуск (m — 1)-о блока памяти от других абонентов, т. к. через время t„поступит -ipeбование от канала, по которому устрой ство 10, производи т запуск этого блока, 112 суммапере11исывается содержимое peFHCI pa А и вышеописанная процедура повторяется до сброса триггера id, что является признаком завершения обмена данными капала с памятью. При p ) 2 «механизм» предвари1ельной выборки включается, когда содержимое сумматора 4 станет равным /ц — /г Л, и далее устрой ство 22 функционирует аналогично описагпюму выше, т. е. в течение К интервалов разрешает устройству 10 представлять цикл то! 0 Олока памяти для сВязи с другими абонентами, к которому поступит следующее требование от канала. При p = 1, т. е. Л (T,ð (/ц, необходимо определить количество блоков памяти, запуск которых по требованиям других абонентов нужно заблокировать при предоставлении цигкла т-го блока требованию от канала. Содержимое сумматора 4, равное /г Л, с г!Омощ ью регистра 8 увеличивается на А Л и одновременно прибавляется единица к счетчику числа блокируемых блоков гамяти. Эта 0перация продолжается до Iiîявления на сумматоре 4 кода, равного /ц+ Л, где g = r и — 1, à r определяет количество блокируемых блоков памяти. Таким образом, при запуске т-го блока памяти. по требованию от канала г!редло>кенное устройство с г;омощью шины 17 запрещает устройству 10 гредставлять циклы блоков памяти or (т+ 1) -II до (т + r) zo предварительно дождавшись перед запуском m-го блока окончания работы этих блоков по предьгд щих! запускам, и в течение g Л интервалов разрешает предоставлять цикл (т+ r -+ 1)- о блока памяти для связи с другими абонентами. 306459 В остальном работа устройства аналогична вышеописанному для случая t (1,р (2t„. В режиме выборки данных из памяти при обмене с каналом предложенное устройство осуществляет предварительную выборку данны х из m-го блока, запуская m-й блок на выборку данчых при коде на сумматоре, равном t и не дожидаясь поступления очередного требования от канала на этот блок. Предварительная выборка данных производится посредством вышеописанного «механизма» предварительной выборки блоков памяти с той лишь разницей, что после подсчета интервалов на сумматоре 4 в процессе «настройщики» при помощи триггера б производится модификация содержимого сумматора 4 на количество интер валов, укладывающихся в цикле чтения памяти. Данные, выбранные из m-го блока, направля ются в канал, который имеет минимальную буферизацию для устранения асинхронности между поступлением требования от канала и выдачей в канал предварительно выбранных данных. При поступлении требования от канала на вьрборку данных из т-го блока памяти, происходит перепись содержимого регистр а 8 на сумматор 4 и модификация содержимого счетчика 28 на единицу и процедура предварительной выборки данных повторяется до сброса триггера 21, что является признаком завершения обмена данными канала с памятью. Предмет изобретения Устройство для предварительной выборки блоков памяти, содержащее триггеры. пред5 варительной выборки блоков памяти, предварительного чтения данных из памяти и «наcTpoHIKH» устройства, вентиль выдачи интервалов, сумматор, устройство управления обращением к памяти, регистр запоминания, l0 t ;è,, отличающееся тем, что, с целью уменьшения количества оборудования, повышения быстродействия системы и обеспечения эффективного использования производительности памяти, триггер предваритель15 ной выборки блоков памяти соединен с шиной предварительной выборки, с вентилем выдачи интервалов в сумматор и с сумматором, триггер предварительного чтения данных из памяти соединен с устройством управления об20 ращением к памяти и с сумматором триггер «настройки» устройства для обмена с каналом подключен к устройству управления обращеш.ем к памяти и к вентилю выдачи интервалов, сумматор соединен с регистром запомцна25 ния периода между требованиями от канала, со счетчиком числа блокируемых блоков памяти и с устройством управления обращением к памяти, вентиль выдачи интервалов соединен с сумматором и с устройством управле30 ния обращением к памяти, счетчик числа олокируемых блоков памяти подключен к устройству управления обращением к памяти, регистр запоминания периода между требованиями от канала соединен с суммато35 ром, счетчик адреса данныx канала соедшен с триггером предварцтельного чтения и с устройством управления обращением к памяти.
