Устройство дискретного изменения фазысигнала

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт, свидетельства №вЂ”

МПК Н 03k 5/153

Заявлено 07Л.1969 (¹ 1296246/26-9) с присоединением заявки №вЂ”

Приоритет—

Опубликовано 11 VI.1971. Бюллетень № 19

Дата опубликования описания 5Х111.1971

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 621.316.727 (088.8) Авторы изобр етения

А. П. Земляков и В. Н. Покопцева

Заявитель

УСТРОЙСТВО ДИСКРЕТНОГО ИЗМЕНЕНИЯ ФАЗЫ

СИГНАЛА

Изобретение относится к радиоэлектронике и может быть использовано в автоматике, измерительной технике, радионавигации.

Известные фазосдвигающие устройства работают на высокой частоте, что приводит 5 к повышению требований по быстродействию, усложнению структуры узлов устройства и снижению точности работы.

Цель изобретения — обеспечить получение малого дискрета изменения фазы сигнала 10 (до единиц наносекунд) при снижении требований к быстродействию переключающих логических цепей и реверсивного счетчика и одновременном и c упрощении, а также обеспечить более благоприятный режим работы 15 устройств формирования сдвинутых по фазе импульсных последовательностей.

Для этого в предлагаемом устройстве входы схем «И» соединены с первым и последним выходами дешифратора, соответствую- 20 щими минимальному и максимальному числу в реверсивном счетчике, и с выходами «реверс» блока управления.

На чертеже показана блок-с ема предлагаемого устройства. 25

В предлагаемом устройстве высокочастотный сигнал от задающего генератора с частотой f,„ïîñòóïàåò на вход времязадающего делителя 1 частоты, выход которого через устройство 2 уточнения соединен с входом 30 формирователя 8 сдвинутых по фазе»а М импульсных последовательностей.

Выходы формирователя 8 соединены с сигнальными входами дешифратора 4, управляющие входы которого соединены с выходами разрядов реверсивного счетчика 5. Сигнальные входы счетчика 5 соединены с выходами устройства 6 управления и синхронизации команд. Входы логических схем 7, 8 управления соединены с выходами логических схем дешифратора 4, обеспечивающих выявление максимального (тт-1) и минимального («О») чисел, содержащихся в реверсивном счетчике 5. Вторые входы логических схем

7, 8 соединены с выходами устройства 6, на которых формируются синхронизированные сигналы команд на изменение коэффициента деления делителя в ту tiли другую сторону.

Выходы схем 7, 8 управления соединены с цепями делителя 1 частоты, управляя работой которых, можно изменять коэффициент деления делителя.

Устройство работает следующим образом.

Сигнал задающего генератора с частотой поступает на делитель 1, формирующий сигнал заданной частоты, уточняемый затем в устройстве уточнения 2 сигналом одного из ,первых каскадов делителя 1 или его входным сигналом.

Уточнение позволяет устранить влияние

306559 коэффициент деления делителя. Такое изме5 нение периода работы делителя происходит только при команде К (К ) и числе в счетчике и — 1 («О»), т. е. прп команде, вызыва.сшей «переполнение счетчика». Для обеспечения этого режима работы устройства используются логические схемы 7, 8.

Сигналы с логических схем дешнфратора, выявляющих максимальное n — 1 и минимальное «О» числа в реверсивном счетчике, подаются на входы логических схем 7, 8, а

15 вторые входы которых подаются синхронизированные импульсы команд К, К . Таким образом, выявляется момент переполнения счетчика и его знак, i а выходе схемы 7 (8) формируется управляющий сигнал, используемый для изменения периода работы (коэффициента деления) делителя.

В предлагаемом устройстве пе предъявляется жестких требований к быстродействию переключающих цепей дешифратора 4 и

25 реверсивного счет гика 5, поскольку переключаемые импульснь е последовательности имеют частоту повторения в К раз более изкую (К вЂ” коэффициент деления времязадающего делителя), чем частота сигнала задающего генератора. Ложныс импульсы при переключении последовательностей не возникают, так как импульсы последовательностей имеются па сигнальных входах дсшифратора

4 лишь в течение короткого промежуTKB Bpc мсни t,, определяемого длительностью формируемых импульсов t v и максималыым временем задержки t» .-— — =Т... т. е. ti,— — Т. +Т., В течение остальной части периода следова40 ния выходного сигнала т. е. в течение времени t . — — kTsx 1,==-(k — 1)Т,,— t импульсные сигналы с формирователя 8 на сигналь ы входах дешифратора 4 отсутствуют. Поэтому при переключении реверсив45 ного счетчика и дешифратора в течение времени 12 ложные импульсы не могут возникнуть. Следовательно, отпадает необходимость в кодировании реверсивного счетчика, и он может быть выполнен по простой и эконо50 мичной схеме с последовательным переносом единицы. Число разрядов счетчика и их быстродействие практически может быть любым.

Счетчик может работать в любом коде: двоичном, двоично-десятичном и т. д., удоб55 ном для съема информации по фазе формируемого сигнала.

Формирователь 8 сдвинутых по фазе импульсных последовательностей работает при низкой частоте и большой скважпости формируемых сигналов (ЯжК). Это позволяет упростить как сам формирователь, так и цепи связи формирователя с дешифратором и формировать сдвинутые по фазс импульсные последовательности любым пз известных способов. Так, в качестве формирователей сдвинутых по фазе последовательностей могут быть нестабильности фазовых сдвигов в цепях многокаскадного делителя l частоты на временное положение выходного сигнала делителя.

Уточненный сигнал низкой частоты подается па формирователь 8 сдвинутых по фазе на

- 1. импульсных госледовательностей. Задержка сигнала осуществляется в пределах периода входного сигнала делителя T., Следовательно, число формируемых сдвинутых импульсных последовательностей определяется

Твх выражением и= —

Ь(Все и сформированные последовательности подаются на сигнальные входы дешифратора 4. Одна из них, задержка которой m t относительно выходного сигнала делителя соответствует числу т, записанному в реверсивном счетчике, поступает на выход дешифратора и, следовательно, на выход устройства.

При поступлении команды сдвига фазы

К + (К ) íа соответствующий вход устройства 6 управления и синхронизации команд формируется сигнал направления счета

+ (— ), соответствующий команде. Он подается на вход реверсивного счетчика б и включает цепи переноса единицы из младших разрядов счетчика в старшие. После этого на вход счетчика «счет» подается один импульс, число в счетчике изменяется на +1(— I).

Происходит переключение цепей дешифратора 4, и к выходу подсоединяется соответствующий новому числу m 1 выход формирователя 8. Следовательно, сдвиг фазы очередного выходного импульса относительно импульса делителя изменится на +1l (— t). При подаче нескольких импульсов команды на столько >ке дискретов t изменится и фаза выходного сигнала.

Если перед поступлением очередной команды па изменение фазы 1х (К вЂ” ) в счетчике было записано максимальное возможное число n — 1 (минимальное число «О»), то после подачи импульса счета в счетчике 5 уста новится число «О» (п — 1). Это соответствует изменению фазы выходного сигнала на — (n — ЦИ(+ (n — IP t) вместо требуемого

+ t(— 4t) . В этом случае для обеспечения соответствующего команде сдвига фазы

+ t(— t) производится однократное изменение периода работы делителя на

+Т„. (— Т „), т. е. однократное изменение его коэффициента деления на +1 (— 1).

Тв»

Учитывая, что — = п., в результате этих

At двух операций получим: при К+: — (n — 1)-1г+п1г=+1/, I1p» h +(n — 1)М вЂ” пМ= — М.

Следовательно, сдвиг фазы выходного сигнала + t(— t) и в этом случае соответствует команде К (К вЂ” ) .

Однократное изменение периода выходного сигнала делителя на +T„(— Т, ) может быть легко осуществлено запрещением одного (подстановки одного дополнительного) пм,пульса в сигнале на входе первого каскада делителя или переключением обратной связи, увеличивающей (уменьшающей) на единицу

306559 п0

55 использованы пассивные линии задержки с

1.С-контурами, линии с распределенными параметрами (отрезок кабеля), активные линии задержки на многофазных мультивибраторах, усилителях и т. д.

Реверсивный счетчик 5 выполнен на триггерах 9, запускаемых по входу «счет». Направление счета определяется сигналом «реверс» (+, — ) из устройства б, подаваемым на одну из схем «И» 10, включенных в цепи последовательного переноса. Сигнал со схемы

«И» 10 поступает на схему «ИЛИ» 11 и далее на счетный вход триггера старшего разряда.

Устройство 2 уточнения состоит из триггера 9, запуакаемого по раздельным входам, и формирователя 12 импульсов, обеспечивающего нормированный сигнал сдвинутых по фазе на t импульсных последовательностей.

В качестве формирователя 8 используется линия задержки с отводами через 1.

Дешифратор 4 реализован на логически.: схемах «И» и «ИЛИ».

Устройство б управления и синхронизации команд выполнено на двух триггерах с раздельным запуском, логической схеме «ИЛ11» и линии задержки 18. Один из триггеров фиксирует знак (+, — ) поступающей команды и выдает сигнал направления счета ка ревсрсивный счетчик. Второй триггер используется для синхронизации импульсов команд

К+и К вЂ”.

Выходной сигнал триггера синхронизации подается на вход «счет» реверсивного счетчика через линию задержки 18. Она обеспечивает задер>кку переключения реверсивного счетчика, что необходимо для уверенной работы логических схем 7, 8.

Изменение периода работы делителя (при переполнении счетчика) на + T,, (— T „,.) осуществляется однократным изменением коэффициента деления первого каскада делителя на + 1 (— 1) . При увеличении коэффициента деления (К- ) снимается сигнал с управляющего входа схемы «И» 14, включенной в цепь обратной связи, обычно уменьша!синей коэффициент деления на единицу (до номинального) . В результате цепь обратной связи разрь!вается, и коэффициент деления возрастает на 1 в течение одного цикла работы каскада.

При команде К- и необходимости умe!!ьшить коэффициент деления на 1 с триггера логической схемы 8 на вход схемы «И» 15 подается сигнал. Включается цепь обратной

5 !

О !

35 связи, уменьшающая коэффициент деления делителя на 1, и один цикл работы каскада сокращается.

Логические схемы «И» 14, 15 в цепях обратной связи первого каскада делителя частоты обеспечивают переключение соответствующих цепей в течение нескольких периодов сигнала задающего генератора Т... и это время тем больше, чем больше коэффициент делеш!я первого каскада.

Таким образом, требования к быстродействию логических переключающих схем в предлагаемом устройстве значительно менее жесткие, чем в известных устройствах того же назначения, в которых суммарное время псрскл!очения реверсивного счетчика и дешифратора (коммутатора) ограничено отрезком времени, меньшим периода входного сигнала Т „,Преимуществом предлагаемого устройства является также возможность получения малых значений дискрета !f изменения фазы сигна13 при относительно небольшом числе переключаемых задержанных импульсных последовательностей, так как повышение частоты задающего генератора в данном случае не требует увеличения быстродействия реверсивного счетчика н дешифратора. Дискрет изменения фа ы выходного сигнала может быть сколь угодно малым, его величина определяется только формирователем 8, а точность завнсит как от формирователя 8, так и от величины задержек сигнала в схемах «И», «ПЛИ» дешифратора и их стабильности.

Предмет изобретения

Устройство дискретного изменения фазы сигнала, содержащее делитель частогы. логические схемы, обеспечивающие сбой делителя на период входного сигнала в ту нли другую сторону и состояшие из схемы «И» к триггера, подключенного одним из своих входов к выходу схемы «И», блок управления, дискретный фазовращатель, состоящий из формирователя сдвинутых по фазе импул сных последовательностей, дешифратора и реверсивного счетчика, отлпчающеес» тем, что. с целью повышения точности изменения фазы сигнала и снижения требований к быстродействию переключающих узлов дискретного фазовращателя, входы схем «И» соединены с первым и последним выходами дешифратора, соответству!ощимн минимальному и максималы.ом !пслу в реверсивном счетчике, н с в:-,!\одами «пе -;e1)e» блока уппавления

306559 . 2

Составитель Л. Рубиичик

Редактор T. 3. Орловская Текред А. А. Камышникова Корректор О. С. Зайцева

Заказ 281/1062 Изд. № 783 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред, «Патент»