Устройство для определения достоверности информации, передаваемой циклическим кодом

 

О П И С А Н И Е 3l6204

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства ¹

Заявлено 01.И1.1968 (№ 1252041/26-9) МПК Н 041 1/10 с присоединением заявки №

Комитет по делам изобретений и открытий прн Совете Министров

СССР

Приоритет

Опубликовано 01.Х.1971. Бюллетень М 29

Дата опубликования описания 16.XI.1971

УДК 621 396.6(088.8) Авторы изобретения

В. С. Блейхман, В. П, Оснач и В. Ф. Кондрашов

Заявитель

УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ДОСТОВЕРНОСТИ

ИНФОРМАЦИИ, ПЕРЕДАВАЕМОЙ ЦИКЛИЧЕСКИМ КОДОМ: -=ХАЯ

Изобретение относится к технике измерений при передаче !!о дискретным каналам связи информации, закодированной циклическим кодом.

Известные устройства аналогичного назначения не позволяют вести подсчет ошибок в занятом канале, по которому передается информация.

Цель изобретения — обеспечить возможность подсчета ошибок в занятом канале.

Цель достигается за счет включения на входе устройства регистра сдвига, состоящего из двух сумматоров по модулю два и четырех триггеров, на сбросовый вход которых подан сигнал с формирователя импульсов сброса.

Сигнал с разрядов регистра сдвига через схему совпадения, на которую подан через элемент задержки сигнал с выхода счетчика выделения тактовых импульсов, подводится к одному из входов триггера схемы подсчета ошибок.

Блок-схема описываемого устройства приведена на чертеже.

Устройство состоит из регистра 1, в состав которого входят два сумматора 2 и 8 и триггерные ячейки 4, 5, б, 7, счетчика 8, схемы совпадения 9, элемента задержки 10, триггера

11, схемы совпадения 12, счетчика пораженных комбинаций 18, триггера 14, схемы совпадения 15, триггера 1б, элемента задержки

17, схемы запрета 18, счетчика непораженных комбинаций 19, формирователя импульсов сброса 20, схемы задержки 21, формирователя 22.

Работает устройство следующим образом.

Принятая информационная последовательность сигналов поступает на регистр 1, старшим разрядом вперед (проверочные символы занимают младшие разряды). Информацион10 ные сигналы несколько опережают во времени импульсы пергой тактовой частоты.

Первый информационный сигнал поступает через сумматор 2 на трнггерную ячейку 4, записывая единнцу в первый ее триггер. Следу15 ющий за ним нм:!ульс первой тактовой частоты переводит первый триггер ячейки 4 в нулевое состояние и производит запись единицы во второй триггер. Следующий импульс второй тактовой частоты переводит второй трпг20 гер ячейки 4 в нулевое состояние и записывает единицу в первый триггер ячейки 5. Та. ким образом, информацио(гная последовательность продвигается по регистру слева направо. Как только первый разряд этой последо25 вательности появляется íà выходе, происходит суммирование по модулю два делителя и ! ервых разрядов делимого, и в регистре записывается остаток. Прн появлении на выходе регистра первой единицы остатка производит30 ся суммирование делителя с этим остатком и т. д. Наконец, после записи в регистр последнего разряда делимого в нем получается окончательный остаток или, если комбинация принята правильно, регистр переходит в нулевое состояние. В этот момент счетчик 8 выдает импульс на схему совпадения 9 через устройство задержки 10. Есл:t после записи в регистр последнего разряда дел1 te7a все триггеры в регистре не устанавливаются в нулевое состояние, то на выходе схсмь совпадения 9 при поступлении на ее вход импульса от счетчика 8 импульс не появляется, .1то свидетельствует о наличии в регистре остатка От деления. Появление же импульса па выходе схемы совпадения 9 говорит о безошибочном приеме комбинации.

Импульс на выходе схемы совпадения 9 Вызывает на выходе триггера 11 положительный перепад напряжения, который не позволяет импульсу со счетчика 8, дважды задержанпому, пройти на Выход схе»ll совпадения 12. В случае, если на выходе схемы совпадения 9 импульса нет, на выходе триггера ll сохраняется отрицательный потенциал, и дважды задержанный импульс со счетчика 8;1роходит на выход схемы совпадения 12. Появление импульса на выходе схемы совпадения 12 свидетельствует о наличии остатка в регистре.

Первая схема задержки 10 импульса, проверяющего состояние регистра, необходима для того, чтобы проверка регистра деления происходила после поступления последнего (для данной информационной комбинации) импульса второй тактовой частоты на регистр. Так как задержанный импульс со счетчика 8, в случае его прохождения на выход схемы совпадения 12, через формирователь сброса поступает на все цепи сброса, то необходима вторичная его задержка, во избежание неустойчивой работы устройства.

Импульс ошибки с выхода схемы совпадения 12 через анализатор последовательности ошибочных комбинаций 18 воздействует на триггер 14, который снимает запрещающий пстенциал со схемы совпадения 16; при этом схема совпадения дает разрешение фазпрования, и на ее выходе возникает импульс ошибки, создающий на выходе трппера 16 отрицательный перепад напряжения, Гр1гггер 16 в исходное состояние возвращaer op»tl пз импульсов первой тактовой частоты, которые приходят на его вход через элемент задержки 17. Таким образом, на выходе триггера 16 псявляется отрицательный импульс, который пс времени перекрывает перьый импульс вторс:й тактовой частоты, и именно этот после;;нкй импульс не проходит на выход схемы запрета 18. Счетчик 8 начинает отсчет че7ырпадцати импульсов, пропустив один. Б результате следу1ощий импульс на выходе счетчика появляется зместе со следующим первым импульсом, т. е. проверка регистра сдвигается па один такт.

Гслн при проверке оказывается, что в регистре записан остаток, то следующий проверочный импульс;1оявляется уже вместе со вторым импульсом и т. д. до тех пор, пока проверочный импу7ьс не совпадет с моменгом, когда в регистре нет остатка. В этом случае пропесс фазирования останавливается, а импульсы с Выхода совпадения схемы 9, свидетельствующие об отсутствии ошибок в принимаемых комбинациях, подаются на тригtер 11, который за:tpelll,aeт прохождение импульсов на выход схе tlt совпадения 12. Одновременно импул1.сы с ВыхОдя схемы сОВпядеп11я 9 Воступа1от на Вход сче1 шка непораженных блоков 19, который насчитав определенное число следующих друг за другом непоражснных О. 1 оков инфophl1111ии, Выдает сигнял . а триггер фазировапия 14, который переходит в состояние запрета фазирования. Если

25 Ia счет гик непораженных блоков сигналы об о1сутствип ошибок поступают не подряд, или если их набпраетс» недостаточное количество, то импульс сброса уничтожает запись остатка

В сче7чике, 11 счетчик начинает счет непора30 жспных блоков сначала. Если же схема совпадения 12 снова выдает ошибки, то анализатор последова7ельн11С7 и 11ораженных комбипациш, проанализировав их алгоритм, выдает сигнал на гр t;tep И, который оказывается в

35 Остоянии разрешения фазирова ия.

Предмет изобретения

40 Устройство для определения достоверности информации, передаваемой циклическим кодом, содерхкащее схему подсчета ошибок, состоящую из триггера, с1етчика непораженных кодовых комбинаций, счетчика пораженных

45 кодовых комбинаций, с: емы запрета, схемы сов11адения, формирователь импульсов сброса, 1ршгеры запрета фазирования и устройства задержки, от.1цча1ои1ееея тем, что, с цель1о

1 1о. 1счета ошибок в занятом канале, по кото50 рому передаегся информация, на входе канала вкл1очен pet IIOI p сдвига, состоящий из дьух схмматоров по модулю два и четырех

1рнггеров, tta Вход сброса которых подан curt:яч с формнроватсля импульсов сброса, под55 1.1юче шый через схему совпадения, на которуto:totat через э.7еме1гг задержки сигнал с

11ь1ход11 счс. гика выделения тактовых импульсов, к одному пз входoB трштера схемь1 подсчета ошибок.

316204

Составитель П. Хромышев

Редактор И. А. Орлова Техред Л. В. Куклина Корректор Л. Б. Бадылама

Заказ 3043/5 Изд. Мз 1289 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2