Формирователь одиночного сигнала

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВЪ

3I8I62

Союэ Советски»

Социалисти«ескик

Республик

Зависимое OT авт. свидетельсв тва Л

3аяв IeHo 17.11.1970 (№ 1404578/18-24) с присоединением заявки X! —

Приоритет—

Опубликовано 19.Х.1971. Бюллетень ¹ 31

МПК Н 03k 19/00

II 031 5/00

Комитет по делам ивобретений и открытий ори Совете Министров

СССР

УДК 681.3.055 (088,8) Дата опублпковашгя описания 27.I.1972

Авторы изобретения В. М. Голованевский, С. А. Коган, К. Н. Новиков и Л. И. Тильман

Заявитель

ФОРМИРОВАТЕЛЬ ОДИНОЧНОГО СИГНАЛА

Предлагаемое устройство может быть п рименено в различных схемах автомапитси и вычислительной техники, в часпности в схемах управлон ия устаит»вками непрерыв ного транспорта.

Известны форми|роватсли одиночного oHI нала, поспроенные на феррит-транзисторных элементах.

Известный формираватель, пос проенный на четырех феррит-граетзгвсто рных модулях, не обеспечивает формирова н ия только одного выходного, импульса при нескольтеих за оди н тактовый цикл входных импульсах. Кроме того, форъни ро ватель сложен, выходной сигнал его снимается со схемы запрета, ко торая отличается поиижеотной нагрузоспособностью.

Целью изобретения являе.пся формиро ваиие одиночного импульса по окончании сории вход ньтх импульсе в (входные импульсы могут пода ваться по одному нли по несколько за один тактовый цикл), а также упротцеиис устройства и увеличение его наг рузоспособноспи.

Предложенный формирователь отличается тем, что выход схемы отрицания соединен со считывающим входом эaevreHTa памяти, а на вход зап ис и и вход гашения схемы отрицания поданы вхс»дные сигналы.

На фиг. 1 приведена функциональная схе2 ма предложенного форзтнравателя; на фнг. 2 — то же, .ва,р,иант.

Устройство состо ит из схемы отрицания («НЕ»), выполненной на элементах Я1 и Яе, н

5 элемента памяти Я, (1, О, Г и Э вЂ” соотвегстiBpнно записывающий, считывающий, гасящий входы и эмитте рный выход элементс в). На считываютций вход схемы стрицания подан сигнал первого такта т ь а на запоссьсвающнй

1О вход — сипнал вто рого такта lg. BB!xone схемы отрица»сия соединен со считывающим входом элемента памяти Яа-, с выхода а которого снимается .выходной импульс. Входные сигналы по шине b пода1огся íà вход гашс15,ния схемы отрицасоия и записывающий вхо.д элемента памяти Яа. При IlpNIIIIToì порядке

iTавхтовых нмпулhlcolB и наличии и разгвичных тактовых игнпульсо в в одном цикле входные сигналы могут подаваться во время одного, 2о IIoolio.lu H:i H.IH Bcex тат гов zo n-I o BI<лючительно нли во время, не совпадающее с такто вьщи импульсами, но позже такта / и до наступления такта /ь

До прихода входных сигналов схема от ри25 цания подгота вли вается тактовым импульсом

/2 и срабатывает п од воздейспвием импульса при этом она считывает ттеподготовленный элемент Яа. Первый импульс из серии входных импульсов подготовит элемент Я-„, С но погасит схему отрицания, заблоки ро вав ее

318162

Предмет изобретения Риг.1

Составитель Л. Скобелева

Текред Л. Евдоиов Корректор И. Шматова

Редактор Л. Утехина

Заказ 6273 Тираж 473 11одп и си ое

ЦИИИПИ Комитета по дедам;изобретений и открытий при Совете Министров СССР

Москва, )К-35, Раушская иаб., д. 4/5

Загорская типография рабогу. Последующие импульсы будут IloiBторно подгoTB(Bливать элемент памяти и гасить схему отрицания.

Таким образом, пока на вход схемы будут подаваться сигналы 1.хотя бы по одному за тактовый цикл), схема огрицаиия будет блокирована и считы ван ие элемеита Яз не произ во дится. По окончанли серии BYoäíû:ñ импульсов схема отрица ния подгото вится тактовым сигналом tg и сработает под воздействием сигнала ti, при этом сна |считает элемент Яз kl!B ВхОДС Й YотО РОго появитсЯ О ч1и ночный им пульс.

Таиим о|бразом, неза вис|имо от количества

Bx(oJkI bi x нмпул ысо в, и р ихс1д я шихся kl B один тактовый цикл, усвройство сформирует только один выходной сигнал, означающий оков1чание серии входных импульсов, Фс р м ирователь, п,рлведенный на фиг. 2, позволяет осущеспвлять формиров аи»1е начального импульса из серии импульсciB.

Формиро ватель од иночного оиг|нала, содер кащий схему отрицания и элемент памяти, 1О выполненные на ферр ит-тра»тзистэриых ячейках, отличающийся тем, что, с целью упрощеiHiHH схемы и расширения ее фуик»вио налыных ,возможно стей, шина входных сигналов соеди1нена с обмоткой raklle»liHII схемы .Отрицания и

15 обмоткой записи элемента памяти, а выход схемы отрицаиия подключен к сч иты ва1ощей обмотке элемента паьмяч и,