Устройство анализа кодовых комбинаци1 для систем с решающей обратной связьь)1|памш-ма1-гнд^во€ооюзная&м&ййотека
ОПИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства ¹â€”
М. Кл, Н 04! 1/10
Заявлено 29.I.1970 (Л" 1401896i26-9) с присоединением заявки «¹â€”
Комитет по делам изобретений и открытий при Совете Министров
СССР
Приоритет—
Опубликовано 24.11.1972. Бюллетень № 8
Дата опубликования описания 16Х.1972
УДК 621.394.625.33 (088.8) Авторы изобретения
А. И. Захаров
Заявитель
УСТРОЙСТВО АНАЛИЗА КОДОВЫХ КОМБИНАЦИ
ДЛЯ СИСТЕМ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬ асесОк«анди ймММ4ИЙ%". Я
ЬИЫйбтяйА
Изобретение относится к технике передачи дискретной информации и может быть использовано при проектировании новой и модернизации существующей аппаратуры передачи дискретной информации, в которой применена решающая обратная связь (POC).
Известное устройство анализа кодовы х комбинаций состоит лишь из устройства обнаружения ошибок. В таких устройствах с11стемы POC не могут работать по каналам плохого качества.
LIe b изобретения — уменьшить среднее число переспросов и вероятность задержки сообщения при одновременном увеличении скорости передачи. Это достигается тем. что ко входу устройства подключены одновременно вход сдвигающего регистра на К разрядов, вход блока обнаружения ошибок и вход одного из сдвигающих регистров íà nh разрядов, причем входы и выходы последних соединены со входами трех логически.; схем
«И», выходы которых подключены ко входу второго регистра на К разрядов:и второму блоку обнаружения ошибок. Выходы блоков обнаружения ошибок через я чейни памяти подключены ко входу логической схемы «И» и ко входу динамических триггеров, выходы которых подключены через ячейки «Запрет» к выходам сдвигающих регистров на К разрядов. П ри этом выход одной ячейки «Запрет» подключен непосредственно к информационному выходу устройства, а другой — через логическую схему «И». На второй вход последней через последовательно соединенные динамический триггер, счетчик числа переспросов и ячейку памяти подан сигнаl с другой логической с. емы «И», об.ьединяющей выходы блоков обнаружения ошибок, 1о В целях повышения помехоустойчивости ко входу устройства подключен сумматор по модулю два, на второй вход которого подаHbl сигналы с логически.; схем «И», при этом выход сумматора по модулю два через ячейку «Запрет» подключен к вы. оду устройства.
На чертеже приведена блок-cieii3 предлагаемого устройства.
Устройство состоит нз сдвигающих регистров 1 и 2 на nh двоичных разрядов, логпче20 ских схем «И» 3 — 7, сдвигающих регистров
8 и 9 на К разрядов, блоков 10 и 11 обнаружения ошибок, динамически.; триггеров 1", 13 и 14, ячеек «Запрет» 15, 1б и 17, ячеек 18, 19 и 20 памяти, инвертора 21, счетчика 22 числа переспросов, сумматора 23 по модулю два, ячеек «Запрет» 24 и 25, Работает устройство следующим образом.
На вход устройства поэлементно поступают и-элементные кодовые комбинации.
В системах РОС, в которы., осуществляется
20
2.1
З0 з.=
65 стирание, переспрос и повторение п-элементных комбинаций (например, в системах РОС с ожиданием), число разрядов регистров 1 и
2 берется равным п. В системах РОС, В которых осуществляется cTiipaH! переспрос повторение блоков из nh комбинации (например, в системах с последовательной передаЧЕ11 КОМОИ!IBHllll И ОЛОКИРОВКОЙ ПРИЕМНН1<2 HB
h комбинацшт прп обнаругкеттии сшибкит, число разрядов регистров 1 и 2 берется равным и/г. В общем случае можно говорить о числе разрядов, равном nh, имея г, виду, что возможен и частный случай п-1.
Элементы п-элементных При первом приеме комбинации в стутае отсутствия ошибок К-элементная «омбинацпя списывается со сдвигающего регистра 8 !!d выход устройства. В случае обнаружения ошибки блоком обнаружения ошибок вырабатывается импх льс, соответствующий сигналу «Ошибка», и одновременно с помощью запускаемого при этом динамического триггер» 12 и ячейки «Запрет» 15 запрещается выход ошибочной комбинации. Сброс (останов) дпН2МИ 1ЕСКОГО ТРИГГЕР Я ОСУЩССТВЛЯЕТСЯ «;! IKдый раз в конце цикла обработки и-элемен-:ной комбинации. Импульсом, соответствующим сигналу «Ошибка», осуществляется та«же запись «единицы» в ячейку 20 памяти. при считывании которой происходит продвижение «единицы» в счетчик 22 числа переспросов. В качестве счетчика числа переспросов взят двухразрядный сдвигающий регистр, запись «единицы» в первый разряд 1<оторогс осуществляется при отсутствии сигнал а «Ошибка» через инвертор 21. Сигттал «Ошибка» поступает на выход устройства, так как на схему «И» б «рогте соответствующего сигналу импульса поступает импульс с ячейки 19 памяти, что, в сгото очередь, ооеспечивается поступлением импульсов с ячейки «Запрет» 17. На ячейки 18 и 19 памяти и «Запрет» 17 считывающие импульсы (а на ячейку «Запоет» 17 и нхтпульстт записи) подаются один раз за цикл обработки п-элементной комбинации. При втором приеме комбинации после гтереспроса она записывается на сд",HãàþùHH регистр 1, ранее записанная там комбинация переписывается на сдвт<гатощпй регистр 2, остальные элементы работают аналогично. Есл.: при втором приеме в т<омбппацпи снова обнаружена ошибка, т. е. в системе вновь происходит переспрос, то со счетчика 22 поступBe". импульс на "динамический триггер 14, 1<отсрый начинает работать. При этом за«рывается схема «Запрет» 17 и открывается лсгн.iuская схема «И» 7. При третьем приеме коыбинации BHB.BHB полученной комбинации производится !lid luГнчно Описан110м) раьее и Одновременно нз трех комбинаций c IloMoIIIblo il! Bi«opHTBpiioeс устройства из лоптческнх схем <1:1» 3, 4 и 5 формируется новая комбинация, в котсрь1 могут OTC)"TCTIioliBTb Ошибки, QBIKe PC;Ill ранее принятые комбинации по отдел. ности 11 .; содержа ли. Информ 2ционная часть i Ол!бинации поступает в сдвигающий регистр 9, а анализ комбинации производится в бло <е 11 обнаружения ошибок. На выход устройстBB IIocTx пает TB H3 комбинаций, хранящнхс» в сдвигающих регистрах 8 и 9, которая не содержит ошибок. Если же они обе содержат ошибки, то с выхода логической схемы «11» б вновь выдается сигнал «Ошибка», который вызывает переспрос. При четвертом и последующих приемах комопнации обрабатываются три после,.;1нх принятых комбинации так, как это было Описано выше. В устройстве с помощью сумматора 28 Но модулю два прп отсутствии ошибок Н1!i ipH нх необнаружении обоими блоками обнару епня сшпсск производится сравнентте обеих «омбннацпй, выдается сигнал «Ошиб«а» при и:< несовпадении и осуществляется запрет тыхода информации прп помощи ячейки «Запрет» 2з. Предмет изобретения 1. Устройство анализа кодовых комбинаций для систем с решающей обратной связью, содержащее блоки обнаружения ошибок, динамические триггеры, сдвигающие регистры на 1(разрядов, предназначенные для храпения комбинаций во время их проверки в блоке обнару>кения ошибок, сдвигающие регистры на nh разрядов, предиаз наченгтые для хранения комбинаций, забракованных при переспросах, ячейки «Запрет», логические схемы «И», инвертор и счетчик числа переспросов, отличающееся тем, что, с целью умсньптспня среднего числа переспросов и вероятности задержки сообщения при одновременном увеличении скорости передачи, 1"<о входу устроиства подключены одновременно в«оz сдвигающего регистра на К разрядов, вход блока Обнаружения ошиоок и вход одного из сдвигающих регистров на nh разрядов, причем входы и вы оды последних соединены со входами трех логических схем «И», выходы которых подключены ко входу второго регистра на К разрядов и второму блоку оонаружения ошибок; выходы блоков оснаружения ошибок через ячейки памяти подключены ко входу логической схемы «И» и ко гходу динамических триггеров, выходы обйбб1 С уплдЫ- Ыа Составитель Н. Герасимова Техред 3. Тараненко Редактор Т. Юрчикова Корректор Е. Михеева Заказ (00/575 Изд, ¹ 262 Тираж 448 Подписное ЦНИИПИ Комитета по делам изобретений и открытий при Сове-.е Министров СССР Москва, iK-35, Раушская наб., д. 4/5 Тип. Харви. фил. пред. «Патент» которых подключены через ячейки «Запрет.. к выходам сдвигающих регистров на К разрядов, при этом выход одной я гейнц «Запрет» подключен непосредственно х инфо 1мационному выходу устройства, а л:;уго .. через логическую схему «И», на второй вхо:; последней через последовательно соедпненць;,. динамический триггер, счетчик числа переспросов и ячейку памяти подан сигнал с другой логической схемы «И», объединяющей выходы блоков обнаружения ошибок. 2. Устройство по п. 1, от.гичающееся тем, что, с целью повышения помехоустойчивости, ко входу устройства подключен сумматор по модулю два, на второй вход которого поданы сигналы с логических схем «И», при этом выход сумматора Ilo модулю два через ячейку «Запрет» подключен к выходу устройства.
