Зюзная fплтвгтно^;'?х:":^;гсн;ш:_j>&hb?hpt;;:ha i

 

343375

ОП ИСАН ИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Со}ез Советскит

Сециалистическиз

Республив

Зависимое от авт. свидетельства ¹â€”

Заявлено 10.Х!.1970. (¹ 1491434/26-9) М.Кл. Н 03k 13/20 с присоединением заявки №вЂ”

Комитет по делам

«зобретеыий и открытий ори Совете й}иыистров

CCGP

Приоритет—

Опубликовано 22.VI 1972. Бюллетень № 20

Дата опубликования описания 13.Х.1972

УДК 681.32 (088.8) Авторы изобретения

Ф. С. Власов и Ю. Е. Дементьев

За я}витель

ЛРЕОБРАЗОВАТЕЛЬ ВРЕМЕННОГО ИНТЕРВАЛА В КОД

Изобретение относится к области вычислительной техники и может быть использовано в ус77ройствах автома77ики и вычислительных стройст вах.

Известные преобразователи временного ь интервала в код, содержащие устройство управления, устройство разрешения, генератор счетных импульсов, связанный через ключ со счетчиком, выходы которого через схемы совпадения и блок памяти,под1ключены ко вхо- 10 ду блока вывода результатов преобразования, имеют низкие функциональные возможности и .не могут преобразовывать одновременно несколько временных интервалов.

Для устранения этих недостатков предлагаемый п1реобразователь содержит в каждом канале триггер основной памяти, триггер очередности, тр1иггер дополнительной памяти, причем единичные и нулевые входы 1риггеро1; основной памяти соединены с щи нами изме- 20 ряемых сигналов, управляющий вход — — с выходом генератора счетных импульсов, сди;1;тчный выход которого подключен к единичным входам триггера очереднос71и и триггера допол11ителвной памяти и ко входу устройства 25 разрешения, другие входы триггеров очередности соединены с выходами устройства управления, единичный выход триггера очередности подключен к единичному входу триггера дополните7ьной памяти, друп}е входы 30 которого подключены к выходам устройства управления, а выход триггера доиол1}ительной памяти соединен со входом блока пам}17и.

Для повышения помехоустойчивости преобразователь содержит схему блокировки. выполненную в виде элемента «И вЂ” HI:IT», одни вход которого подключен к выходу устройства разрешения, другой — к выходу устройства управления, а выход соединен со зходами триггеров основной памяти.

На фиг. 1 дана блок-схема предлагаемого преобразователя; иа фиг. 2 — I}pe»c»I

Входная часть преобразователя разбита иа кH I} 2 71 1, 111C;IO ко 10 phIX соогве7ств1 CT мини»злы ому количеству одсчовремеиио преобразуемых временных интервалов.

В к а ж:1о м к а и 1, 1 е и м ею с я в х оcl и ы е c. i p xI bl 1

11 2, схемы очередности, } и 4, адресные cxåìû

5 и 6, генератор 7 импульсов, ключ х, счетное устройство 9, схема 10 совт}адсиия. устройство 11 разрешс .}ия, схема 12 блокировки, устройство 11»111равлспия. блок 14 памяти, блок

1 вывода результатов. вход 16 д7я сигнала, соогветству}ощего началу временного интсрвала I, вход 17 для сигнала, соотвстствующсго концу вре»енного интервала 1, вход 18 для сигнала, соопветствующего началу временного интервала II, вход 19 для сигнала, соотвегст1}у}ощего концу временного интервала II.

343375

15

Импульсы (см. ф1иг. 2) обозначены:

a — на Выходе генератора 7; б — на входе 1б;

8 — на входе 17; г — на входе 18; д --- на входе 19; е — — на еди1ничном выходе входной схемы l; ж — на н1улевом выходе вход1ной схемы 1; и — llа сдинично м Выходе входной с емы 2; к — на нулевом выходе входной схемы 2; л — на еди:1слчном выходе ycTpoH!crBa 11; л — на нулевом выходе уст1ро11ств» 11; и — tla B:.i.,tta кл1очз 8;

;» »1;хэд11х у-тройства 13; у — »a выходе схемы 8; ф — на Выходе схемы 4; х — на едннично м выходе схемы Л;

t — — на единичном выходе схемы 4; ч — на выходе а дресной схемы 5; иг — на выходе адресной схемы 5; и4 — на выходе устройства И; г — на выходе схемы 12; ьо — 1на выходе устройства 18; я — «начальный сброс», п1р иводящий преобразователь 1в нсход ное ico!cTоя1ние.

На входы 16 и 18 подаются им пульсы, соответствующ1ие началам .Времен1ных HIITepaaлов.

Эти импульсы стробируются счетными импульсамгл гене1ратора 7, поступающими на входные схемы 1 и 2, устанавливая Нх в сдннич1ное состоя1ние, и тем самым открывают ключ 8. Далее эти импульсы tlocxyttalor на

ВхОд счетного устройства 9. Эти же импульсы проходят через схемы 8 и 4 на входы "cTp!0}tства 18, которое вы1рабатывает серию управлягоЩИХ ИМ1ПУЛЬСОВ.

С пряходом импульса, соответствующего кокну временного интервала, например, на вход 17, он спробируется од1ним из счетных импульсов и перебрасывает входную схему 1 в нулевое состояние. Потенциальное напряжение с выхода схемы 1, соответствующее концу временного интервала, п1роходит через схему 8 на вход устройства 18, которое вы рабатывает серию;импульсав.

У стройс.пво 9 будет считать приходящие счетные имоулысы до прихода оипнала 1на 1вход !

9. При этом:входная схема 2 перебрасывает20

ЗО

-10

50 ся в нулевое состоян1ие, потенциальное напряжение с ее выхода пройдет через схему 4 на вход устройства 13, которое выдаст серию импульсов. С приходом сигнала, соответств ующего концу .Вто рого:в ременного интервала, устройcTiBQ 11 за1к роет ключ 8, прекращая тем самым 1по1ступленне счетных 1«мпульсов на вход счетного устройства 9.

Только после снятия результатов преобразований с блака памяти с помощью блока вывода результатов подается им1пульс «начальный сброс», п1риводящий преобразователь в исходное состоян1ие.

П р е |д м е т и з о б р с r e H» sl

1. Преобразователь временного;1;1тср|в» la в код, со1держащий устройство упра вления, устройство разрешения, тенератор счетных имп1ульсо1в, Овязанный через ключ со счетчиком,!Bbtxogbt кото рого через схемы созладения и блак памяти .подключены ко входу блока вывода результатов преоб разовапия, отяичагои4ийся тем, что, с целью расширения функциональных возможнастей устройства за счег обеспечения одновременного преобразавания нескольклх,входных сигналoiB, он содержит B каждом канале триггер осно вной памят1и, триггер очередности, тр иггер донолнительной

11амяти, причем единичные и нулевые входы триггеров ооновной памяти соединены с шинами измеряемых сигналов, управляющ:гй вход — с выходом генератора счетных импульсов, единичный .выход которого подключс:1 к единичным входам триггера очсред11ости и тр иггера .допол нительной памяти и ко входу уст1ройства разрешения, длругие;входы триггеров очередности соединены с выходами устройства упра1влен1ия, еди1ничный 1выход триггера очередности 1под1ключен к единичному входу триггера дапол1н1ительной памяти, другие вхады к1оTopого под1ключены к выходам устройства упра1вления, а 1вых1од триггера дополнигельной 1памяти соедине1н со входом блока памяти.

2. Преобразователь по п. 1, отличающийся тем, что, с целью повышения,помехоустойчивости, он садерж1ит схему блокировки, выполнен1н1ую .в виде элемента «И-НЕТ», один вход кото1рого под1ключен к,выходу устройства разрешения, другой — 1к,в1,1ходу устройства управления, выход соед1инен со 1входами тпиггеров осгсвной памяти.

343375 д г

D ..е и

Р с

У

Ф

:x

Ц

Щ э

9 иг 2

Составитель Ю. Еркин

Корректор Е, Михеева

Областная типография Костромского управления по печати

:Редактор Н. Коляда Техред T. Ускова

Заказ 4О10 Изд. № 907 Тираж 406 Поди и с чое

ЦНИИПИ Комитета .о делагм изоб1ретений и открытий при Сове.е Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5