Устройство для измерения фазы

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

344376

Союз Советскик

Социалистическик

Республик

Зависимое от авт. свидетельства №.Ч. Кл. G Olr 25,30

Заявлено 03.1Х.1970 (№ 1476692/26-9) с присоединением заявки №

Приоритет

Опубликовано 07Х11.1972. Бюллетень № 21

Дата опубликования описания 23.VI I I.1972

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 621,317.77(088.8) Автор изобретения

Л. Д. Кислюк

Заявитель

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ФАЗЪ|

Известны устройства для измерения фазы, содержащие блок управления, выходы которого подключены к синусному и косинусному корреляторам, выполненным в виде перемножителей опорного и измеряемого сигналов и интеграторов, и вычислитель среднего значения фазы.

Цель изобретения — повышение точности измерений при наличии искажений типа дроблений и смещения фронтов измеряемого сигнала.

Это достигается тем, что в устройство дополнительно введены коммутаторы и определитель характера зависимости средней фазы от замеров синусного и косинусного корреляторов, включающий в себя триггеры памяти, входы которых подсоединены к знаковым выходам интеграторов, дешифратор состояний триггеров, а также ячейки установки триггеров памяти и ячейки коммутации, связанные с блоком управления. Числовые выходы интеграторов через коммутаторы, вторые входы которых подсоединены к выходам триггеров памяти, подключены к счетному входу вычислителя среднего значения фазы, а выходы дешифратора соединены с входом установки начального числа вычислителя среднего значения фазы.

Иа чертеже показана функциональная схема устройства.

Устройство содержит синусный 1 и косинусный 2 корреляторы, определитель 8 характера зависимости средней фазы, коммутатор 4, вычислитель 5 средней фазы, блок б управления.

По цепи 7 в устройство поступает прямоугольное колебание частоты f с неизвестной фазой, которое получается в результате предельного ограничения принимаемого синусоидального сигнала. По цепи 8 с блока 6 на

1О синусный коррелятор 1 подается опорное прямоугольное колебание частоты f, относительно которого осуществляется замер фазы принимаемого сшнала. По цепи 9 с блока бна косипусный коррелятор 2 проходит сигнал цепи

8 сдвинутый на т. e. Ha врехтя

2 4f

В качестве перемножителя измеряемого и опорного сигналов используют сумматор 10

2О по модуляю два, время присутствия уровня 1, на выходе которого характеризует степень корреляции перемножаемых сигналов.

Сигнал с выхода сумматора 10 подается на ячейку совпадения «И» 11, на другой вход ко25 торой поступают импульсы частоты Л (во время и периодов опорного сигнала, составляющих интервал измерения фазы. Пачка из Уи импульсов формируется с помощью ячейки

«И» 12, на которую по цепи 18 с блока б по30 даны импульсы частоты Ef, а по цепи 14—

344376

В конце интервала измерения в счетчике 1б синусного коррелятора 1 (косинусного коррелятора 2) оказывается значение Us(Uc) усредненное за и периодов опорного сигналя.

Из-за двузначности функции 0=are sinx u

O=arccosx каждому найденному значению U соответствуют два значения фазы

30 — 3 3

= — m+Us —" или с „— — —. — Us—

Яв

N 2 N при 0 Us (—

2 к т

/ N — Уэ — или р — Us — — )—

2 при — (Us Ж, N

40 а значению U, соответствует св + 1с или 1со 1с при 0(У,(N. Для выбора одного из четырех возможных вариантов значений фазы, соответствующим парам чисел О>, и rð, (вариант 1 — „и,„, 2 — se и сс„, 3 — с „и

4 —

Устройство выносит решение о приеме сигов + Ув нала с фазой

2 при значениях Ф, и Ф„соответствующих тому варианту, для которого величина Ф, — Ф, минимальная.

Благодаря этому достигается максимальная точность измерения фазы в условиях помех, приводящих к смещению фронтов и дроблению измеряемого сигнала. Определитель 8 характера зависимости средней фазы состоит из ячеек «И» 17, «И» 18, «И» 19, «И» 20 установки триггеров памяти, триггеров памяти 21, 22, дешифратора 28 и ячеек «И» 24 — «И» 27. 65 строб интервала измерения длительностью — .

Сигнал с выхода ячейки «И» 11 подается на счетный вход интегратора, состоящего из двух последовательно включенных счетчика 15 с коэффициентом деления и и счетчика 1б с коэффициентом деления N. 3a каждый период опорного сигнала в отсутствии помех на интегратор синусного коррелятора 1 поступает U, 10

1V импульсов, где U,= (;" + — ) — при — — ( г)

/3 i N (у (— и Us — (— - — q) — нри — (;- ( г

3 15 (— -, г а на интегратор косинусного коррелятора 2—

N

Ьс импульсов, где U, = (- — ) — при О -(р (.с

N и U, = (с — ) — и ри «(;. (2-.

Сигнал с выхода единиц старшего разряда счетчика 1б синусного коррелятора 1 (косинусного коррелятора 2) через ячейки «И» 17 —«И» 20 триггеров памяти проходит на установку триггера памяти 21 (22) . Установка триггеров памяти производится импульсом, поступающим по цепи 28 с блока б управления после окончания интервала измерения. =>тнм обеспечивается хранение информации о

N N величине U,(— или Us —

2 2

N N

U (— или Uc) — ) - 2) во время этапа обработки чисел U, и U,.

Дешифратор 28 на четыре возможных состояния подсоединен к триггерам памяти 21 и 22 таким образом, что вырабатывается уроN N вень 1 при U,) —, U,) — (вариант 1) на г г ьыходе, подсоединенном в ячейке «И» 24 комФ N мутации; при U,.) — U,(— (вариант 2)—

* 2 2 к ячейке «И» 25 коммутации; при 1>в(—, Ю

Uc — (вариант 3) — к ячейке «И» 2б; при

N N

U,(—, U,) — (вариант 4) — к ячейке «И» 27.

В зависимости от номера варианта в вычислителе 5 средней фазы определяется фаза принимаемого сигнала, связанная со значениями U, и U, соотношениями

1 7 при варианте 1 .р,= — — — N+ Us + U 14У, 4 2 с

1 N при варианте 2, = — — +2+ Us+ U 4И, 4 2 с

1 3 при варианте 3 у,= — N+1+Us+U 14N, 4 2 с

1 5 при варианте 4 <р,= — (— У+У + У 14N

4 (2 с где У â€” N — 1 — U — число, дополнительное к U.

С вычислителя 5 по цепи 29 с блока б управления в момент, задержанный относительно появления импульса в цепи 28, на ячейки «И»

24, «И» 25, «И» 2б, «И» 27 поступает импульс опроса, осуществляющий запись в счетчик 80 (с коэффициентом деления 4 N) исходного состояния, через ячейку «И» 24 — число — N, 2

М через ячейку коммутации «И» 25 — +2 г через ячейку «И» 26 — — N+1, через ячейку

«И» 27 — — Л .

2

Съем числа U, с счетчика 1б в виде длительности потенциала осуществляется во время интервала считывания, который имеет

1 длительность —, и задержан относительно

344376 момента появления импульса в цепи 29, когда уже произведена начальная установка счетчика 80. Интервал считывания задается сигналом, поступающим с блока 6 на ячейку «И» 31 по цепи 82, на другой вход которой подаются импульсы с частотой Nf. На выходе ячейки

«И» 81 вырабатывается пачка из N импульсов, которая проходит через ячейку объединения ИЛИ 83 на счетчик 16. Импульсом цепи

28 осуществляется сброс триггера 84 в исходное состояние, когда на его выходе 85, подсоединенном к коммутатору 4, присутствует уровень О. Импульс переполнения счетчика 16 изменяет состояние триггера 84. Таким образом, в начале интервала считывания в течение вреUs мени . на выходе 85 синусного коррелятора

1 присутствует уровень О, а в остальную часть

Us интервала считывания — — уровень 1.

fN

Аналогично на выходе 86 косинусного коррелятора 2 формируется уровень О длитечьU. ñ постыл " и уровень 1 — длительностью вЂ, °

Поступление па вычислитель 5 прямого числа

U, (U ) или дополнительного U, (U ) управляется с помощью коммутаторов 4, представляющих собой сумматоры по модулю два.

Длительность потенциала с выходов коммутаторов 4 подвергается обратному преобразованию в число импульсов с помощью ячеек

«И» 87, «И» 88 вычислителя 5.

Если уровень единиц присутствует на выходе только одного коммутатора 4, то появляется уровень единиц па выходе сумматора

39 по модулю два и разрешается прохождение импульсов:астоты Nf через ячейку «И» 88 на счетный вход счетчика 80. Если же присутствует уровень единиц одновременно на выходах обоих коммутаторов 4, то разрешается

6 прохождение импульсов частоты Nf через ячейку «И» 87 и ячейку «ИЛИ» 40 на вход второго каскада счетчика 80.

К концу интервала считывания в старших разрядах счетчика 80, начиная с третьего разряда, образуется число, характеризующее фазу принимаемого сигнала, которое в параллельном коде поступает на выход 41. После съема найденного значения фазы перед началом следующего измерения фазы импульс с блока 6 по цепи 42 устанавливает в нуль суммирующие счетчики 15, 16 синусного и косинусного корреляторов.

Предмет изобретения

Устройство для измерения фазы, содержашее блок управления, выходы которого подключены к синусному и косинусному корреля20 торам, выполненым в виде перемножителей опорного и измеряемого сигналов и интеграторов, и вычислитель среднего значения фазы, отличавшееся тем, что, с целью повышения точности измерений при наличии искажений

25 типа дроблений и смещения фронтов измеряемого сигнала, в него дополнительно введены коммутаторы и определитель характера зависимости средней фазы от замеров синусного и косинусного корреляторов, включающий в себя

30 триггеры памяти, входы которых подсоединены к знаковым выходам интеграторов, дешифратор состояний триггеров, а также ячейки установки триггеров памяти и ячейки коммутации, связанные с блоком управления, при

35 этом числовые выходы интеграторов через коммутаторы, вторые входы которых подсоединены к выходам триггеров памяти, подключены к счетному входу. вычислителя среднего значения фазы, а выходы дешифратора соеди40 нсны со входом установки начального числа вычислителя среднего значения фазы.