Патент ссср 351228
35I228
Сова Соаетскиа
Социалистическиа
Ресотолик
Зависимое от авт. свидетельства №
М. Кл. G 06j 1!02
Заявлено 26.IV.1971 (№ 1648356/18-24) с присс единением заявки ¹
Приоритет
Опубликовано 13.1Х,1972. Бюллетень ¹ 27
Дата опубликования описания 4.Х.1972
Комитет по долам иаобретеиий и открытий ори Сосете Мииистроа
СССР
УДК 681.335.7 (088.8) Авторы изобретения
И. Л. Скро
Таганрогский радиотехнический институт
Заявитель
ИНТЕГРАТОР ДЛЯ ЦИФРОВОГО ДИФФЕРЕНЦИАЛЬНОГО
АНАЛИЗАТОРА ПАРАЛЛЕЛЬНОГО ТИПА
Изобретение относится к области вычислительной техники и может быть использовано при кстнструировании и разработке цифровых дифференциальных анализаторов (ЦДА) параллельнсго типа.
Известные цифровые интеграторы с од норазрядными приращениями для ЦДА параллельного типа конструируют так, что получаемые в конце текущего шага интегр ирования приращения интегралов могут быть использованы только IB следующем шаге, т. е..в каждом интеграторе, приращение интеграла получается с задержкой на один шаг. Это приводит:к тому, что точность вычисле ний с IIIOìàùüþ таких интеграторов оказывается значителыно .ниже, чем в случае отсутствия такой задержки, Цель изобретения — разработка схемы цифрового интегратора, в котором отсутствует задержка выходных одноразрядных приращений и нтетрала.
Это достигается тем, что интегратор содополнительHIIIH cp мматор, вход, которого подключен к регистру остатка, другой через линию задержками — к схеме умножения, а выход — к входу выход ного устройства:
Схема интегратора, показана на чертеже.
Схема состоит из сумматоров 1 и 2, дополнительного сумматора 8, регистра 4
2 ,подынтегральной функции у; и, регистра 5
5о! остатка ", схемы б умножения, линии 7 задержкаи, выходного устройства 8, осуществляющего формирование и хранение выходных приращений (9 — вход при ращений подынтегральной функции, 10 — вход Уi
Ау
10 Ьх; приращений переменной интегрирования
Ьх
l1 — выход, на котором, получают приращеi1Z т+ т ния атнтеграла без задержки на один
15 шаг интегрирования) .
Приращение У (равное +1, О, — 1) на у входе 9 сдвнтаетcH HH L разрядов и,посту20 пает яа сумматор 1. Здесь оно складывается со значением подынтегральной функции у; ь поступающим из регистра 4, и новое значение у; переза писывается ia этот же репистр, Кроме того д;,поступает на схему б, где умножается на приращение переменной инAxi тегрирования .на входе 10. Получен ное
Лх
AZi значение подается на сумматоры 2 и 3.
З0 Ы
351228
Предмет изобретения
Составитель В. Орлова
Техред 3. Тараненко
Редактор h. Грузова
Корректор Л. Царькова
Заказ 3343/18 Изд. ¹ 1353 Тираж 406 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий прп Совете Министров СССР
Москва, Ж,-35, Раушская наб., д. 4/5
Типография, пр, Сапунова, 2
В .суд)ма1оре 2 оно суммируется с остатком о(1 — 1)
), поступающим из регистра 5. Из сумAZ
So; мы выделяется ивовый остаток ", который
AZ перезалисывастся в регистр 5.
В сумматоре 8 значение остатка
S0(i 1) ду
c) 1I1H 5 0TcsI с задержанным HB лавинии 7 знаAZi чением . При этом сумматор 8 осущестAZ вляет экстра поляцию,GcTBTêîâ по формуле 0(i, 1) i-izi o (i — 1)
=2
Az Дз Дз
Информация с выхода сумматора 8 поступает в устройство 8, которое .выделяет три разряда (два знаковых и старший значащий), и из этой величины вычитает,прираAZ Zi щение, полученное в предыдущем шаДУ
+Zi+1 ге. Найденная разность является п1)иdZ ращением интеграла. Оно запоминается в устройстве 8 и выдается .на выход 11.
Интетратор для цифрового диффере нциального анализатора параллельного типа, содержащий выходное устройство, регистр подынтепральной фуниции,,подключенный ,параллельно к одному из сумматоров, выходом соединенным через схему умножения с другим сумматором,,параллельно которому подключен регистр остатка, отличающийся тем, что,,с целью по вышения точно|сти вычислений, о!Н содержит дополнительный сумматор, один вход которого, подключен к регистру о статка, а другой — через линию задержки,—;к схеме умножения, выход дополнительного сумматора соединен с выходным устройством.
