Устройство контроля времени задержки сигнала

 

! Г

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

357669

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

М. Кл. H 03k 5 18

Заявлено 24 Н.1971 (№ 1627837/26-9) с присоединением заявки №

Пр,иоритет

Опубликовано 31.Х.1972. Бюллетень № 33

Дата опубликования описания 4,I,1973

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 621.374.33(088.8) Авторы изобретения

Г. P. Мермельштейн и С. Н. Астрахан

Заявитель

УСТРОЙСТВО КОНТРОЛЯ ВРЕМЕНИ ЗАДЕРЖКИ СИГНАЛА

Известные устройства контроля времени задержки сигнала, содержащие блок управления фазой сигнала, формирователь задержки сигнала, интегрирующий конденсатор и фиксатор уровня, не обеспечивают требуемой точности контроля и обладают относительно большими габаритами.

Цель изобретения — повышение точности контроля и уменьшение габаритов.

Это достигается тем, что устройство содержит формирователь предельно допустимого времени задержки, включенный последовательно с интегрирующим конденсатором и состоящий из набора полупроводниковых ключей и резисторов.

На чертеже представлена принципиальная схема предлагаемого устройства.

На схеме приняты следующие обозначения: блок 1 управления фазой сигнала; формирователь 2 задержки сигнала контролируемой схемы; формирователь 8 предельно допустимого времени задержки; интегрирующий конденсатор 4; фиксатор 5 уровня; входы б формирователя предельно допустимого времени задержки; вход 7 блока управления фазой сигнала; входы 8, 9 формирователя задержки сигнала контролируемой схемы; входы 10, 11 блока управления фазой сигнала; полупроводниковые ключи 12, резисторы 18; триод 14.

С входа и выхода контролируемой схемы соответственно на входы 9 и 7 поступают сигналы. Сигнал, поступающий на вход 7, в случае совпадения его по фазе с сигналом на входе 9, инвертируется блоком 1 управления фа5 зой сигнала разрешением, поступающим на вход 10. При различных фазах на входе и выходе контролируемой схемы сигнал не инвертируется; при этом разрешение на прохождение сигнала поступает на вход 11, а вход 10 в

10 это время запрещен. Таким образом, на входах 8 и 9 поступающие сигналы всегда находятся в противофазе. Сигнал на входе 9 отстает по времени от сигнала на входе 8 на время задержки сигнала контролируемой схе15 мы. Задержка сигнала, происходящая в блоке

1 управления фазой сигнала, постоянна во всем диапазоне задержек и учитывается при калибровке устройства.

При поступлении на входы 8 и 9 сигналов

20 на выходе формирователя 2 задержки сигнала контролируемой схемы образуется отрицательный импульс, длительность которого равна длительности задержки сигнала контролируемой схемы. Триод 14 запирается на время

25 длительности этого импульса, что обусловливает заряд, интегрирующего конденсатора 4 через формирователь 8 предельно допустимого времени задержки.

На один из входов б формирователя 8 пре30 дельно допустимого времени задержки посту357669

Предмет изобретения

Составитель Л. Мерман

Техред Т. Курилко

Редактор А. Батыгин

Корректоры: В. Петрова и А. Николаева

Заказ 4119/11 Изд. Мз 1653 Тираж 406 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 5К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 пает сигнал, вводящий один из полупроводниковых ключей 12 в насыщение. Этим обеспечивается подключение источника питания Е к соответствующему резистору 18, которому соответствует своя предельно допустимая для данной контролируемой схемы задержка.

Напряжение на интегрирующем конденсаторе 4 в каждый момент времени пропорционально длительности импульса на выходе формирователя 2 задержки сигнала контролируемой схемы и зависит от постоянной времени, которая определяется выбором одного из резисторов 18.

Если длительность задержки контролируемой схемы не превышает предельно допустимого времени задержки, заданной путем выбора резисторов 18, то напряжение на интегрирующем конденсаторе 4 не достигает пороra срабатывания фиксатора 5 уровня. Если же задержка контролируемой схемы, превысит предельно допустимое, время задержки, то напряжение на интегрирующем конденсаторе 4 превысит порог срабатывания фиксатора 5

5 уровня, который выдаст сигнал ошибки.

Устройство контроля времени задержки

10 сигнала, содержащее блок управления фазой сигнала, формирователь задержки сигнала, интегрирующий конденсатор и фиксатор уровня, отличающееся тем, что, с целью повышения точности контроля и уменьшения габари15 тов, устройство содержит формирователь предельно допустимого времени задержки, включенный последовательно с интегрирующим конденсатором и состоящий из набора полупроводниковых ключей и резисторов.