Оптимизатор режима работы интегрирующего

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

368553

Союз Соаетскин

Сониалистнческиз реолублин

Зависимое от авт. свидетельства №

Заявлено 18Х.1971 (№ 1658199/18-10) с присоединением заявки №

Приоритет

Опубликовано 26Л.1973. Бюллетень № 9

Дата опубликования описания 6.1К1973

ii!. Кл. С 01г 23/10

Комитет ло делам иаобретемиЯ и открытиЯ ори Совете Министров

СССР

УДК 621.317.761(088.8) I

I

Т. В. Донецкая, Д. Е. Звонков и Ю. В. Ситкин

Авторы изобретения

Ленинградский политехнический институт им. М. И. Калинина

Заявитель

ОПТИМИЗАТОР РЕЖИМА РАБОТЫ ИНТЕГРИРУЮЩЕГО

ЧАСТОТОМ ЕРА

Изобретение относится к области электроизмерительной техники и может быть использовано для снижения требований к быстродействию триггеров счетчика оптимизатора и упрощения согласования оптимизатора с частотомерами, работающими в коде, отличном от двоичного.

Известный оптимизатор режима работы интегрирующего частотомера, содержащий блок вычисления разности, блок памяти и блок управления, характеризуется повышенными требованиями к быстродействию триггеров счетчика и сложностью согласования с частотомерами, работающими в коде отличном от двоичного.

Предлагаемый оптимизатор, отличается тем, что в нем блок памяти снабжен реверсивным регистром сдвига и схемами запрета сдвига, а блок вычисления разности — одновходовым реверсивным двоичным счетчиком, с выходами которого связаны входы схем И и ИЛИ, выходы которых соединены в блоке памяти через схему управления направлением сдвига с входами регистра сдвига и схем запрета сдвига, подключенных к концам регистра. Это снижает требования к быстродействию триггеров счетчика и упрощает согласование с частотомерами, работающими в коде, отличном от двоичного.

На чертеже приведена блок-схема оптимизатора.

Оптимизатор состоит из блока вычисления разности 1, образованного одновходовым ре5 версивным двоичным счетчиком 2, схемами

«И» 8, 4, 5 и схемой «ИЛИ» б, блока памяти

7, образованного реверсивным регистром сдвига 8, схемами запрета 9, 10 и схемой управления направлением сдвига 11, блока управления 12.

Оптимизатор работает следующим образом.

Если в результате анализа динамических свойств исследуемого процесса в течение предыдущего цикла оптимизатором был выбран

i-тый режим работы частотомера, то íà i-том выходе блока памяти 7 установится потенциал, разрешающий работу частотомера с тактом At;; и анализ производной процесса в течение

20 Лт;=4М;

Блок управления 12, используя четыре тактовых импульса, поступающих на его первый вход и следующих с периодом At,, формирует два промежутка времени по 2At;, в течение

25 первого из которых счетчик 2 блока 1 суммирует импульсы частоты F(t), а в течение второго — импульсы частоты F(t) вычитаются из полученной суммы. Блок управления 12 выдает на шины знака счетчика 2 разрешающий

30 потенциал либо на суммирование, либо на вы368553 читание, а на управляющий вход схемы 8, через которую поступают входные импульсы, разрешающий потенциал выдается на время

2М;.

В зависимости от величины полученной разности возможны три варианта дальнейшей работы оптимизатора. а) Полученная при анализе разность ЛМ оптимальная, т. е.

4<ЛМ(16.

Это приведет к тому, что разрешающий потенциал после прихода импульса из блока управления 12 останется на том же 3-том выходе. блока памяти, и частотомер проведет четыре следующие измерения с тем же тактом

At ;. Оптимизатор же проведет очередной анализ производной процесса за два промежутка времени, каждый из которых равен 2At„. б) Полученная конечная разность AN меньше оптимальной, т. е. ЛУ(4, и следовательно время интегрирования было задано меньше оптимального, поэтому разрешающий потенциал переместится на (i+1) -ый выход, причем

М+ ) Ait.

Это произойдет после того, как с выхода схемы И 4 в блок памяти будет подано разрешение на увеличение такта интегрирования в случае, если в результате анализа производной все старшие триггеры счетчика 2, начиная с третьего, оказались в нулевом состоянии. При наличии разрешения па выходе схемы 4 импульс с первого выхода блока 12 проходит через схему 11, задающую направление сдвига, и осуществляет сдвиг. Схема запрета сдвига 10 не пропускает сдвигающий импульс с выхода схемы 11 на регистр сдвига, если правый триггер регистра стоит в состоянии I, а триггер схемы 11 — в состоянии, при котором разрешен сдвиг вправо.

B) Полученная разность больше оптимальной, т. е. AN)16. Разрешающий потенциал переместится на (i — 1)-ый выход, причем

Л1,-,(Л ;.

Это произойдет после того, как как с выхода схемы ИЛИ б на схему 11 будет подано разрешение на уменьшение такта интегрирования (в случае, если в результате анализа, хотя бы один из старших триггеров счетчика

2, начиная с пятого, оказался в состоянии I)

Схема запрета 9 работает при этом аналогично схеме запрета 10.

С выхода схемы И 5 в блок управления поступает импульс, формируемый в момент перехода кода счетчика 2 через нуль.

Из блока управления 12 в блок вычисления разности 1 и в частотомер в конце каждого цикла определения разности поступают им2О пульсы сброса. При использовании оптимизатора расчетный диапазон по производным

Д=106.

Предмет изобретения

Оптимизатор режима работы интегрирующего частотомера, содержащий блок вычисления разности, блок памяти и блок управления, отличающийся тем, что, с целью снижения требований к быстродействию триггеров счетчика и упрощения согласования с частотомерами, работающими в коде, отличном от двоичного, в нем блок памяти снабжен реверсивным регистром сдвига и схемами запрета

35 сдвига, а блок вычисления разности — одновходовым реверсивным двоичным счетчиком, с выходами которого связаны входы схем И и

ИЛИ, выходы которых соединены в блоке памяти через схему управления направлением

40 сдвига с входами регистра сдвига и схем запрета сдвига, подключенных к концам регистра.

368553 акс

Составитель Л. Устинова

Техред Л. Грачева Корректоры; С. Сатагулова н E. Сапунова

Редактор В. Фельдман

Типография, пр. Сапунова. 2

Заказ 622/7 Изд. № 172 Тираж 755 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4 5