Устройство для параллельного преобразования рефлексного кода в двоичный код

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Сааз Сааетскик

Сациалистииескик

Республик кк АВТОРСИОМУ СВИДЕТЕНЬСТВУ

Зависимое от авт. свидетельстга ¹

Заявлено 05.1V.1971 (№ 1643136 26-9) М. Кл. Н 03k 13/24 с присоединением заявки №

Приоритст

Опубликовано 08.11.1973. Бюллетень № 19

Дата опубликования описания 13Л 1!.1973

Комитет па делам изааретеиий и открытий при Совета Министров

УДК 681.142.07:53.087..92 (088. 8) Автор изобретения

В. М. Соловьев

Заявитель

УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО ПРЕОБРАЗОВАНИЯ

РЕФЛЕКСНОГО КОДА В ДВОИЧНЫЙ КОД

Изобретение может быть использовано в быстродействующих цифровых вычислительных машинах параллельного действия, а также в системах с импульсно-кодовой модуляцией.

Известны устройства для параллельного преобразования рефлексного кода в двоичный код, работающие по принципу логического сложения.

Однако известные преобразователи имеют низкую скорость работы. Подобные преобразователи устойчиво работают на частотах порядка 100 — 200 кгц, когда можно пренебречь временем задержки кодовых сигналов в ячейках отрицания равнозначности. На высоких частотах (10 — 20 ттгц) при соизмеримых значениях времени задержки ячейки отрицания равнозначности и периода преобразуемых импульсов возникают ошибки преобразования, обусловленные неодновременным появлением анализируемых разрядов на входах ячеек отрицания равнозначности. Кроме того, величина ошибок существенно увеличивается даже при незначительных отклонениях временных положений входных импульсов рефлексного кода. Эти факторы приводят к ограничению числа реализуемых разрядов преобразователя и к снижению его быстродействия.

Применение временных регенераторов ме>кду схема III отрицания равнозначности не исключает возникновения ошибок на них выходах, вызываемых временными отклонениями сигналов рефлексного кода, и значительно увеличивает время задержки распространения на

5 один разряд, что также ограничивает быстродействие преобразователя.

С целью уменьшения ошибок преобразования при увеличении частоты входных импульсов в предлагаемом устройстве между входом

10 каждого разряда преобразователя и соответствующей схемой отрицания равнозначности включен блок формирования обобщенного тслеграфного сигнала.

На фиг. 1 дана блок-схема предлагаемого

15 устройства; на фиг. 2 — временные диаграммы работы первых двух разрядов преобразователя.

Предлагаемое устройство содержит входы

1 — l разрядов рефлексного кода (1-й раз20 ряд — старший); вход 2 синхросигнала, управляющего ячейками преобразования двоичного кода в обобщенный телеграфный сигнал, ячейкп 81 — 8, преобразующие двоичный код в обобщенный телеграфный сигнал, необходи25 мые для увеличения времени преобразования сигналов от величины длительности импульсов до величины длительности периода импульса; ячейки 4 — 4, реа; èçóþùèå логическую операцию отрицания равнозначности, которая яв30 ляется ключевой операцией прп преобразова369706 нии рефлексного кода в натуральный код (первый, старший разряда не содержит ячейки отрицания равнозначности, рефлексного кода, так как он соответствует первому разряду натурального кода и в преобразовании нс нуждается; вход 5 стробирующего синхросигнала, формирующего выборки сигналов натурального кода из задержанных выходных сигналов схем отрицания равнозначности, ячейки á — 6„ стробированпя и формирования импульсов натурального кода, формирующие из обобщенного телеграфного сигнала импульсы заданной длительности при определенном временном Г10ложении; выходы 7> — 7„разрядов натурального кода; элемент 8 задержки, необходимый для задержки синхросигнала на величину задержки распространения сигналов через схему отрицания равнозначности одного разряда; элемент 9 задержки, необходимый для задержки сигналов рефлексного кода на суммарную величину задержек ячеек 4 всех предшествующих разрядов; схему «И/НЕ» 10, регистрирующую совпадения сигнала рефлексного кода соответствующего разряда и синхросигнала; схему «И» 11, регистрирующую совпадение инверсного значения сигнала рефлексного кода (отсутствие импульса на входе данного разряда) и синхросигнала; триггер 12 с раздельными входами, предназначенный для расширения длительности входного импульса до длительности его периода; схему «И» 18, регистрирующую совпадение выходного сигнала ячейки 4 предыдущего разряда инверсного значения сигнала на выходе триггера данного разряда, необходимую для преобразования рефлексного кода в натуральный код, когда на прямом выходе ячейки 4 предыдущего разряда имеется сигнал, а в рефлексном коде данного разряда сигнал отсутствует (в случае отсутствия импульса на входе данного разряда триггер находится в нулевом состоянии, а на инверсном выходе — единица); схему «И»

14, регистрирующую совпадение инверсного значения выходного сигнала ячейки 4 предыдущего разряда и сигнала на прямом выходе триггера данного разряда, необходимую для преобразования рефлексного кода в натуральный код, когда на прямом выходе ячейки

4 предыдущего разряда отсутствует сигнал, а в рефлексном коде данного разряда сигнал имеется; схему «ИЛИ» 15, объединяющую значение сигналов на выходах схем 18 и 14; элемент 15 задержки, необходимый для задержки сигналов преобразованного рефлексного кода на суммарную величину задержек всех ячеек 4 последующих разрядов; схему «И» 17 стробирования выходного сигнала ячеек 4 узким стробирующим импульсом со входа 5, исключающую возможные ошибки ячейки 4 на границах тактового интервала, возникновение которых обусловлено отклонением положений сигналов рефлексного кода; схему 18 формирования заданной длительности, формы и амплитуды сигналов натурального кода.

65 п-разрядный преобразователь кодов состоит из и ячеек 8i — 8, осуществляющих перевод рефлексного кода в обобщенный телеграфный сигнал; h — 1 ячеек 42 — 4, выполняющих логические операции отрицания равнозначности, и и ячеек б — б формирования импульсов

„двоичного натурального кода.

Применение обобщенного телеграфного сигнала для схем отрицания равнозначности позволяет увеличить время преобразования до тактового интервала (периода импульсов рефлексного кода), а требования к временной стабильности сигналов рефлексного кода существенно снижаются, так как ошибки, возникающие на выходах схем отрицания равнозначности из-за сдвига анализируемых разрядов, исключаются последующим стробированием.

Раоота преобразователя происходит следующим образом.

Функциональное построение всех разрядов преобразователя, кроме первого полностью идентично. Отличие первого, старшего, разряда от остальных заключается в отсутствии схемы отрицания равнозначности, так как старший разряд в рефлексном коде соответствует старшему разряду натурального кода.

Сигналы рефлексного кода подаются на выходы 1 — 1 преобразователя и через элементы задержки 9, компенсирующие задержку распространения старших разрядов, поступают на первые входы схем «И вЂ” HE» 10 ячеек 8>—

8. (Здесь и далее работа преобразователя рассматривается на примере 3-го разряда, раскрытого на блок-схеме фиг. 1 до функциональной схемы) . При наличии на первом входе схемы «И — HE» 10 сигнала рефлексного кода, а на втором входе — синхросигнала, этой схемой регистрируется совпадение, и сигнал с прямого выхода схемы «И — HE» 10 устанавливает триггер в единичное состояние. При отсутствии сигнала рефлексного кода на входе схемы «И — IE» 10 схемой «И» 11 регистрируется совпадение инверсного значения выхода схемы «И — HE» 10 и синхросигнала, в результате чего выходной сигнал схемы «И» 11 сбрасывает триггер 12 в нулевое состояние.

Таким образом, ячейка 8 преобразует двоичный рефлексный код в обобщенный телеграфный сигнал.

Далее с прямого и инверсного выходов триггера сигнал поступает на входы схем «И»

18 и 14 ячейки 4 отрицания равнозначности.

Применение двойных связей (по прямому и инверсному значению сигналов) между ячейками 8 и 4 позволяет исключить из классической схемы отрицания равнозначности два инвертора, что, в свою очередь, уменьшает общую задержку, вносимую схемами отрицания равнозначности.

На другие входы схем «И» 18 и 14 подается прямое инверсное значение сигнала соседнего старшего разряда. Схема «И» 18 регистрирует совпадение, когда на прямом выходе ячейки

4 старшего разряда имеется сигнал, а в рефлексном коде данного разряда сигнал отсут369706 ствует. Схема «И» 14 регистрирует совпадение, когда на прямом выходе ячейки 4 старшего разряда отсутствует сигнал, а в рефлексном коде данного разряда сигнал имеется.

Выходные значения сигналов схем «И» 18 и

14 объединяются схемой «ИЛИ» 15 и поступают на схему отрицания равнозначности следующего младшего разряда и на ячейку б формирования и стробирования импульсов натурального кода. В ячейке б сигнал задерживается элементом 16 задержки на величину задержки всех последующих ячеек 4 младших разрядов, что необходимо для одновременного ахробирования (схема «И» 17) сигналов.

Схема 18 формирования формирует заданную амплитуду и длительность сигналов натурального кода.

Предмет изобретения

Устройство для параллельного преобразования рефлексного кода в двопчньш код, содер5 жащее соединенные последовательно схемы отрицания равнозначности по одной в каждом разряде преобразователя, кроме старшего, каждая из которых подключена к соответст10 вующей схеме стробпрованпя, от.тчающееся тем, что, с целью уменьшения ошибок преобразования прп увеличении частоты входных импульсов, между входом каждого разряда преобразователя и соответствующей схемой отрицания равнозначности включен блок формирования обобщенного телеграфного сигнала.

369706

Составитель Л. Рубинчик

Техред Т. Курилко

Редактор Т. Морозова

Корректор Л. Чуркина

Типография, пр. Сапунова, 2

Заказ 1896/3 Изд. ¹ 1491 Тираж 780 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Я(-35, Раушская наб., д. 4!5