Устройство для цифрового регулирования скорости

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

374580

Союз Советскик

Социалистическиа

Респуйлик

Зависимое от авт. свидетельства №вЂ”

Заявлено 05.Ч111.1968 (№ 1265303/18-24) с присоединением заявки ¹вЂ”

Приоритет

Опубликовано 20.111.1973. Бюллетень № 15

Дата опубликования описания ЗО.V.1973

М. Кл. G 05с1 13/00

G 061 9/00

«омитет по селам изобретений и открытий при Совете тлинистров ссср

УДК 681.335.87(088.8) Автор изобретения

В. А. Коновалюк

Заявитель

УСТРОЙСТВО ДЛЯ ЦИФРОВОГО РЕГУЛИРОВАНИЯ СКОРОСТИ

Изобретение относится к системам автоматического регулирования и может быть использовано в системах точной стабилизации скорости.

Известные цифровые интегральные регуляторы скорости, содержащие сравнивающее устройство, устройство задания скорости, импульсный датчик скорости и устрой ство управления, характеризуются относительно Hip.высокой скоростью при интегральном Законе регулирования и относительно узким диапазоном отклонений.

Цель изобретения — увеличение точности устройства и расширение динамического диапазона его работы.

Для этого предлагаемое устрой ство содержит схему блокировки, .первый вход которой соединен с выходом импульсного датчика скорости, вторые входы — с выходами переполнения схемы сравнения, первый выход схемы блокировки связан с входом вычитания схемы срав нения, второй выход — с входом сложения схемы сравнения, а третьи выходы схемы блокировки подключены к входам блока задания скорости.

Для увеличения быстродействия устройства схема сравнения содержит интегратор, к счетному входу триггеоа мантиссы т-oro разряда которого через первую линию задержки присоединен выход первой схемы «ИЛИ», первый вход которой соединен с выходом первой схемы совпадения (т — 1)-ого разряда и с первым входом второй схемы совпадения, второй вход которой связан с первым выходом триггера мантиссы, а выход через вторую схему «ИЛИ» соединен с первым входом первой схемы совпадения, .второй вход которой соединен с шиной сложения, второй вход первой схемы «ИЛИ» соединен с выходом

10 третьей схемы совпадения (т — 1)-ого разряда и с первым входом третьей схемы совпадения, второй вход которой соединен со вторым выходом триггера мантиссы, первый выход которого соединен с первым входом четвер15 той схемы совпадения, второй вход которой соединении с входной шиной L-ого разряда интегратора,, а выход четвертой схемы совпадения через вторую линию задержки и вторую схему «ИЛИ» соединен с первым входом вто20 рой схемы совпадения.

На фиг. 1 представлена блок-схем а предла,гаемого устройства. для цифрового регулиро.вания скорости,; н а фиг. 2 — блок;схема срав25 нивающего устройства (без преобразователя в напряжение); .на фиг. 3 — блок-схема устройства управления; на фиг. 4 — блок-схема устройства задания скорости.

Цифровой регулятор скорости состоит из

30 сравнивающего устройства 1, импульсного

374580

3 датчика 2 скорости, устройств управления 8 и задания скорости 4.

Сравнивающее устройство, содержит интегратор 5, суммирующие, входы которого связа,ны с входными вентиля ми б, а выходы — с 5 выходн ыми вентилями 7, регистр 8, соедин енный своими, входами с вентилями, 7, à. выхо:дам и — с ревераивным преобразователем 9 двоичного кода в напряжение.

Устройство управления содержит кварце- 10 вый: генератор 10, связанный с делителем 11 частоты, а также подключенный к нему распределитель 12 им пульсов и схему 1З блокировки.

У стройство, задания скорости состоит из де- 15 кадных переключателей 14 — 16 и преобразователя кода на дешифраторах 17 — 19.

Шина 20 связывает схему 18 блокировки с датчиком 2, шины 21 — 26 соединены с выходами распределителя 12 импульсов, а шины 20

27 — 82 — с выходами переполнения интегратора 5. Выходы схемы блокировки связаны шинами 88 — 85 с входными вентилями б, шинами вычитания 86 и сложения 87, с интегратором, и шинной 88 с выходными вентилями 7. 25

Входные вентили. соединены с интегратором входными шинами 89 — 47. Выходная шина 48 реверсивного преобразователя кода .в напряжение является .выходом регулятора скорости. 30

Интегратор 5 сравнивающего, устройства (см. фиг. 2) состоит из триггеров 49 — 58 мантиссы и знакового триггера 59, а также логических элементов:,схем «ИЛИ» 60 и 61, схем

62 — 65 совпадения, осуществляющих логиче- 35 скую:функцию «И», и элементов бб и 67 временной задержки. (На чертежах импульсн|ые входы элементов обозначены стрелками, а потенциальные стрелок не имеют).

Шина 68 сброса предназначена для уста- 40 новки триггеров в «нуль».

Выходные вентили состоят из схем 69,совпадения прямого кода, схем 70 совпадения обратного кода и схем «ИЛИ» 71.

Регистр содержит триггеры, 72 — 79 м ан гис- 45 сы (с раздельными входами) и знаковый триггер 80.

Распределитель 12 имлульсов устройства упра вления содержит пять элементов 81 вре,менной задержки, соединенных шинами со 50 схемой 18 блокировки. В схему блокировки входят потенциальные схемы 82 и, 88 совпадения, схемы «ИЛИ» 84 — 87, потенциальноимпульсные, схемы 88 — 94 совпадения, элемент 95 временной задержки инверторы 55

«НЕ» 96 и 97 и триггеры 98 и 99.

Входные вентили б (см. фиг. 4),содержат потенциально-импульсные схемы 100, 101 и

102 ао впадения, служащие для ввода в интегратор двоичного кода от младшего,,среднего 60 и старшего разрядов десятичного кода соответственно, а также схемы «ИЛИ» 108.

Устрой ство работает следующим образом.

На. декадных переключателях 14 — 16 оператором набирается десятичный код, выра- 65 жающий расстояние, например, в миллиметра х, которое должен пройти объект, двигаясь с постоянной заданной скоростью, за единицу времени Т. С помощью дешифр аторов

17 — 19 каждый разряд десятичного кода преобразуется в параллельный двоичный код, который по командам с шин 88 — 85 периодически, через строго, равные промежутки времени Т, называемые временем цикла, последовательно вводят через .вентили б на сум|мирующие,входные шииты 89 — 47 интегратора 5.

В то же, время импульсный датчик 2 скорости преобразует подлежащую регулированию текущую скорость объекта в частоту следования импульсов унитарного кода. Эти импульсы по шине 20 подаются в схему блокировки и далее по шине Зб вычитания — на вычитающий вход интегратора. Общее число им пульсов, поступивших с датчика скорости, с точностью до одного им пульса соответствует истинному расстоянию, пройденному объектом за контролируемое время, так что в интеграторе к концу и-ого цикла (n — номер цикла) накапливается результат, равный разности действительно пройденного объектом расстояния, выраженно го целым числом импульсов датчика ско рости, и расстояния, которое ему необходимо пройти за то же время пТ, двигая сь с постоя иной заданной скоростью.

И (* (nT) =Х f f, — f (iT)) iT, где s (nT) — отклонение фактически пройденного объектом расстояния от заданной, к моменту пТ дистанции, выраженное в числовой форме; — текущий номер цикла;

f3 — заданная частота импульсного датчика, соответствующая заданной скорости; (iT) — частота импульсного датчика скорости, характеризующая текущую скорость объекта регулирования.

Этот результат представляет собой, таким образом, интеграл от ошибки в скорости (от рассогласования) и выводится через вентили

7 .в предварительно погашенный регистр 8 подачей команды по шине 22 от ра спределителя 12 импульсов. Из регистра параллельный двоичный код интеграла рассогласования непрерывно поступает на реверсивный преобразователь 9 двоичного кода. в напряжение. Результат в виде напряжения по, шине. 48 выдается в систему регулирования.

Точность работы регулятора определястся главным образом точностью задания времени цикла Т и его стабильностью, так как устройство 4 задания скорости принципиально не .обладает погрешностью, а датчик 2 м ожет иметь погрешность пренебрежимо малую и толь ко в пределах одного его оборота.

374580

Устройство управления задает цикл работы регулятора и координирует действие различных его узлов. Время цикла задается стабильным кварцевым генератором 10, частота которого уменьшается делителем частоты до

1 необходимой величины о= —. Импульсы с т делителя частоты периодически через время

T поступают в распределитель 12 имнульсов, причем каждый импульс с делителя П запускает серию команд, подаваемых с выходных шин 21 — 2б распределителя в соответствующие узлы, регулятора. Последовательность и назначение команд в каждом цикле следующие: команда 1 (шина 21) — перевод интегратора из режима: вычитания в режим суммирования, сброс регистра в «нуль»; команда II (шина 22) — ввод в регистр двоичного кода результата из интегратора; коман да Ш (шина 28) — ввод в интегратор двоичного числа, соответствующего первому (старшему) разряду заданного десятичного кода; команда IV (шина 27) — ввод в интегратор двоичного числа, соответствующего второму разряду заданного десятичного кода,; команда V (шин а 25) — ввод в интегратор двоичного числа, соответствующего третьему (младшему) разряду заданного десятичного кода; команда VI (шина 2б) — перевод интегратоpiB нз режима суммирования в режим вычитани,я.

Входящая в состав устройства 8 управления схема 18 блокировки .по команде I прекращает поступление импульсов от датчика 2 через шину 85 вычитания на вычитаю щий вход интегратора 5; по шине 87 сложения выдает потенциал, переводящий интегратор в режим суммирования чисел входньгх шин

89 — 47, по шинам 88 — 85 выдает команды III, IV и V, a затем по команде VI вновь переводит интегратор в режим вычитания подачей

;нулевого потенциала через шину 87.сложения и восстанавливает прохождение импульсов от датчика 2 по шине 8б вычитания. Если, за время между командами I u VI с датчика 2 поступает импульс, он запоминается и затем выдается в шину 8б вычитания с некотолюй задержкой относительно команды VI. При переполнении выходной, разрядной сетки интегратора с шин 27 — 82 в схему 18 поступает такая комбинация потенциалов, .при которой в шину 88 ia момент прохождения команды П подается импульс, переводящий все триггеры мантиссы регистра в состояние «1», что .соответствует м аксимальному напряжени ю с выхода преобразователя 9. На время существованиия переполнения в зависимости от его знака прекращается подача импульсов или по шине 8б вычитания (при скорости объекта, больше заданной) или по шинам 88 — 85 (при скорости объекта, меньше заданной).

Интегратор 5 (см. фиг. 2) представляет собой комбинацию параллельного двоичного накапливающего сумматора со сквозным переносом и двоичного,вычитающего счетчика, также обеспечивающего сквозной перенос

«единицы». Положительные числа в интеграторе представлены двоичньгм кодом с фиксированной запятой, отделяющей знаковый разря д от мантиссы, и снимаются с незаштрихованн ых половин триггеров 49 — 59, а отрицательные числа — обратным кодом, причем положительному числу соответствует «нуль» в знаковом разряде, а отрицательному — «единица».

Цикл начинается подачей коман дьг 1 по шине 21, при этом триггеры 72 — 80 регистра устанавливаются в «О», а интегратор переводится в режим суммирования. Одновременно прекращается подача импульсов датчика 2 на вьгчитающий вход интегратора и подача разрешающего потенциала по шине 87 сложения, подготавливающей потенциально-импульсные схемы б4 совпадения к пропусканию импульсов. Сигнал команды 11, поступающий по шине 22, в случае, если триггер знака интегратора 59 находится в состоянии «О», пооходит через схему б9 совпадения знакового разряда, входящую в состав схемы выходных вентилей 8, и, переводит знаковый триггер 80 в соответствующее состоян ие «0». Одновременно импульс со схемы б9 совпадения опрашивает все схемы б9, соединенные с выходами TDèããåðîâ 49 — 5б MBHITHccbI. Если триггер 59 находится в состоянии «1», то команда П поступает на схемы 70 совпадения, соединенные с выходами триггеров 49—

5б мантиссы., с тем, чтобы преобразовать обратный код отрицательного числа в прямой, так как для преобразователя двоичного кода в напряжение необходимо, чтобы мантиссы

4О отрицательных чисел были представлены прямым .кодом. Таким образом. импульсы с вьгходов схем б9 или 70, проходя через схемы

«ИЛИ» 71 на входы триггеров 72 — 80 регистра 8 переносят число из интегратора в ре45 гистр. В случае переполнения выходной разрядной сетки интегратора синхронно с командой П по шине 88 посылается импульс переполнения, поступающий па раллельно через схемы 71 во все триггеры мантиссы регистра 8, переводя триггеры 72 — 79 в состояние

«1», что соответствует максимальному выходному напряжению преобразователя 9.

Командами III, IV u V через входные шины 89 — 47 интегратора последовательно вводятся параллельным кодом слагаемые, имеющие, положительный знак, которые добавляются к числу, оставшемуся в интеграторе от предыдущего цикла вычислений.

Работа интегратора в режиме суммировабО ния иллюстрируется на примере сложения двух чисел 1,1111001110 и 0,0001011010, пер вое из которых осталось в интеграторе, от предыдущего цикла, а второе подается по ши,нам 89 47, 65 В момент подачи второго слагаемого на

374580 входы схем «ИЛИ» 60, входящих в состав второго, четвертого, пятого и седьмого разрядов и нтегратора, с шин 40, 42, 48 и 45 поступают импульсы, которые запускают элементы бб задержки соответствующих разрядов (время задержки w< выбирают несколь ко ббльшим времени срабатывания триггеров).

Одновременно импульсами с входных шин интегратора опрашиваются, схемы. б5 совпадения, управляемые потенциалами с триггеров мантиссы. С выходов схем 65 совпадения второго, четвертого и седьмого, разрядов снимаются импульсы переноса в старшие разряды. Эти импульсы подаются на. элементы 67 задержки, где время задержки т )1,5т1.

По истечении времени tg импульсы с соответст вующих элементов 66, представляющие второе слагаемое, поступают на счетные входы триггеров мантиссы, образуя промежуточный результат. Спустя, время xq импульсы переноса пооходят через схемы «ИЛИ» 61 и схемы 64 совпадения, предварительно открьгтые разреша ющим потенциалом по шине 87 сложения,, а затем расппостраняются по цепям сквозного переноса. (чецез схемы 68 совпадения, собирательные схемы 61 и схемы 64 совпадения) во все ближайшие старшие пазпяды, находяшиеся в состоянии «1», и, в первый следующий за нимя разряд, находягцийся в состоянии «О», чеоез схемы «ИЛИ» 60 и элементы 66 задержки. Так, импульс IIeIIeHoca из второго разряда проходит в третий и четвеотый разояды. из четвертого раз вида. в пятый и шестой разряды, из седьмого разря.да — в восьмой, девятый, десятый, в знаковый разряд, а также по цени, кругового пеценоса — в первый оазряд. Поразрядное доб влевие единиц певеноса к промежуточному везультату дает окончательный результат cvMмивования.

По окончании суммирования устройство управления переводит интегратор в режим вычитания подачей запрещающего потенциала «0» на схемы, 64 совпадения, разрывая цепи, переноса, причем поступление импульсов от датчика скорости на шл ну 86 вычитания возобновляется,. Рпемя между командами I—

VI вьгбирается меньшим минимального периода следования импульсов датчика скорости. С шины 86 вычитания импульсы подаются на схему 62 совпадения, управляемую потенциалом с выхода тоиггера 49, в одновоеменно через схему «ИЛИ» 60 — на элемент

66 задержки первого оазряда и через воемя т приходят на счетный вход триггера 49, поочередно опрокидывая его или в «О», или в

«1». Те импульсы, котовым предшествует состояние «0» триггера 49, проходят через схему 62 совпадения на вход второго paspma, действие других разрядов аналогично действию первого. Когда к концу очередного 1-oI.o цикла на триггерах 49 — 59 оказывается зафиксированным резчльтат, относящийся к моменту времени t=iT, вновь подается серия команд, в результате чего новый результат

i5

65 (" (iT) поступает в регистр 8, предварительно очищенный подачей команды I через шину 21, где запоминается на время следующего цикла.

Устройство управления работает следующим об разом.

Кома идой 1 по шине 21 триггеры 98 и 99 о прокидываются в состоян ие «О». При этом запирается схема 90 совпадения, прекращая прохождение импульсов с датчика 2 через схемы «ИЛИ» 87 и открытую схему «И» 91 в шину 86 вычитания и далее на вычи тающий вход интеграгора. На шине 87 сложения появляется потенциал, необходимый для перевода интегратора в режим суммирования.

Затем последовательно проходят команды

П вЂ” У1, причем команды Ш и Ч проходят через открытые схемы 92 — 94 совпадения на шины 88 — 85. Если в период между командами I u VI на шину 20 от датчика 2 поступает очередной HMIIvJIblc, он во избежание потери за1по минается триггером 98, который устанавливается при этом в состоя|ние «1», открывая схему 89 совпадения. Командой VI триггер 99 переводится в состояние «О», открывая схему

90, вновь обеспечивающую прохождение импульсов датчика в интегратор. Одновременно той же комаядой при наличии в триггеве 98

«1» через схему 89 запускается схема 95 задержки. Затем за фиксированный импульс датчика выдается через схемы 87 и 91 на вычитающий вход интегратооа. Поступление команды 1 последующего цикла квантования приводит схему в исходное состояние.

Для защиты интегратора от переполнения используют логическое чстройство, на входы которого пода ется комбинация потенциалов

r шин 27 — 82, соединенных с триггеоами 57—

59 интегватооа, а выходы подключены к схемам 88, 91 — 94 со.впадения.

Действие устройства основано на анализе состояний двух старших разрядов мантиссы (разрядов переполнения) и знакового разряда интегратора. При отсутствии переполнения должно быть: для положительного числа (прямой код) 0,00..., для отрицательного числа (обратньгй код1 1,11 ... Наличие инверсных значений относительно указанных в любом разряде пе реполнения свидетельствует о певеполненни разрядной сетки интегратора. Так, число 0,01 ... или 0,10 ... свидетельствует о пеоеполнен ии положительной ошибкой, а число 1,01 ... или 1,10 ... — отрицательной. Потенциалы по шинам 27 и 29 подаются на схему «ИЛИ» 84, откуда попадают на потенциальную схему «И» 82. второй вход которой соединен с шивой 81. Пои наличии

«1» на шине 81, а также на любой из шин

27, 29 на выходе схемы 82 возникает потенциал, который свидетельствует о переполнении разрядной сетки с положительной ошибкой, соответствующей отставанию скорости о т заданного значения. Потенциал с выхода схемы 82 подается н а инвертор «HF» 96. Запрещающий потенциал запирает схемы 92 — 94

374580

10 совпадения, которые прекращают поступление слагаемых по командам III — V на суммирующие входы интегратора до тех пор, пока переполнение не исчезнет (импульсы датчика скорости при этом продолжают поступать на вычитающий вход .и нтегратара) .

При наличии отрицательного переполнения на выходе схемы 88,появляется сигнал, кот орый поступает на ин|вертор 9б и запирает схему 91 совпадения, прерывая прохождение импульсов на вычитающий вход. и нтегратора до тех пор, пока переполнение последнего не исчезнет. При наличии переполнения любого знака цифро-а налоговьпй преобразователь выдает ма,ксимальное напряжение,,соответствующее насыщению регулятора, поэтому в шину 80 синхронно с подачей поступает импульс команды II, заполняющий «единицами» все разряды мантиссы регистра, за, счет открьпвания схемы 88 совпадения потенциалами «1» со схем 82 и 88, проходящими через схему «ИЛИ» 8б во время существования переполнения.

Наличие двух разрядов переполнения достаточно для гарантии отсутствия переполн ения мантиссы интегратора, так как емкость двух старших двоичных разрядов больше удвоенной суммы всех предыдущих, составляющих выходную разрядную сетку, m — 2

2m 2 ) 2

Устройство задания скорости (см. фиг. 4) работает следующим образом.

Декад ньпми переключателями 14 — lб зада; ется требуема я скорость объекта, выраженная десятичным числом непосредственно в принятых единицах, например в метрах в секунду (м/сек) . С помощью дешифраторов

17 — 19 это число преобразуется поразрядно в параллельный двоичный код. Например, принялв период квантования Т=0,01 сек и расстоя ние, проходимое объектом между двумя соседними импульсами датчика скорости, 1 rvL lf, T. c. g= 1 AAf, можно с 1IQMQщью предлагаемого регулятора получать линей ные скорости от 10 мм/сек и более, подавая на вход интегратора в каждом цикле сумму слагаемых N от 1 и выше, причем частота следования импульсов датчика 2, численно рави а скорости объекта, выраженной

Му в мм/сек, f=V= . Ограничиваясь скорот стью объекта, равной 60 м/сек, можно составить таблицу поразрядного преобразования десятичных чисел N =1 — 599, где старший разряд изображает десятки, средний — единицы, а младший — десятичные доли мlсек, в двоичный код. (Номера входных шин 39—

47 интегратора соответствуют номерам его. разрядов от 1 до 9) .

Например, для получения скорости

17,6 м/сек на переключателях набирают число 176, так что через каждые 0,01 сек в момент начала очередного цикла квантования в сумматор подаются слагаемые: командой Ш, поступающей по шине 33 и опрашивающей схемы 102 совпадения, на суммирую25. щие входы интегратора через схемы «ИЛИ»

108 и шины 89 — 47 выдается первое двоичное слагаемое 0,001001100, .соответствующее десятично му числу 100, командой IV, поступающей по шине 84 и опрашивающей схемы

30 101 совпадения, выдается второе слагаемое

0,011000100, соответствующее десятичному числу 70, командой V, поступающей по шине 85 и опрашивающей схемы 100 совпадения, выдается третье слагаемое 0,011000000, З5 соответствующее десятичному числу 6. Диапазон регулирования может быть расширен за счет увеличения числа разрядов интегратора и соответствующего дополнения старшего дешифратора по правилу, вытекающему из

40 таблицы. Кроме того,, возможно масштаби рование регулятора за счет выбора периода кв,антования Т и расстояния q, соответствующего дистанции, проходимой объектом за время между двумя соседними импульсами

45 датчика, скорости.

374580

Номера входных шин интегратора

Числа в разрядах переключателейй

43

40

47

О

О

О

О

0

О

О

1

1

1

1

О

О

0

0

0

О

О

О

О

0

0

О

14

О

О

О

О

0

О

0

О

О

О

О

О

О

0

0

1

1

О

О

0

О

О

0

0

О

0

1

О

О

О

О

1

1

0

О

О

О

0

О

О

О

О

О

О

0

О

0

О

0

0

О

1

О

0

0

0

О

О

ЗОО

500

О

0

О

1

1

1. Устройство для цифрового регулирова;ния скорости, содержащее схему сравнения, импульсный датчик скорости, блок задания скорости и блок управления, соедин енный со схемой сравнения, импульсным датчиком скорости и блоком задания скорости, подключенным к схеме сравнения., отличающееся тем, что, с целью увеличения точности и расширения динамического диапазона, работы, оно содержит схожему блокировки, первый вход которой соединен с выходом импульсного датчика, скорости, вторые входы —,с выходами переполнен ия схемы сравнения, первый выход схемы блокиров|ки связан с входом вы,читания схемы сравнения., второй выход соединен с входом сложения схемы сравнения, а третьи выходы схемы, блокировки соединены, с входами блока задания, скорости„

2. Устройство по п. 1, отличающееся тем, что, с целью увеличения быстродействия, схема сравнения содержит интегратор, к счетноПредмет изобретения му входу триггера мантиссы i-oro разряда которого через первую лин ию задержки присоединен выход первой схемы «ИЛИ», первый вход которой соединен с выходом первой схемы совпадения (— 1)-ого разряда и с первым входом второй схемы совпадения, вторoIH,вход которой соединен с первым в ыходом триггера мантиссы, а выход через вторую схему «ИЛИ» соединен с первым входом первой схемы. совпадения, второй вход которой соединен с шиной сложения, второй вход первой схемы «ИЛИ» соединен с выходом третьей схемы совпадения (i — 1)-,ого разряда и с первым входом третьей| схвмы совпаден ия, второ и вход которой соединен со вторым выходом триггера, мантиссы, первый выход которого соединен с первым входом четвертой схемы совпадения, второй вход которой соединен с входной шиной i-ого раз ряда интегратора., а выход четвертой схемы совпадения через вторую линию задержки и вторую схему «ИЛИ» соединен с первым BxogIioIM второй схемы совпадения.

374580

1 са ь г м ь 4

1 !

1

1 с>

1 в 1

1

Составитель М. Аршавский

Техред Т. Ускова. Корректоры: Е. Михеева и Е, Миронова

Редактор Т. Иванова

Типография, пр. Сапунова, 2

Заказ 1802,5 Изд. № 400 Тираж 780 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4,5