Резервированный триггерй'?}есоюзная ^?:т:п-;т^-;8'техн^^- 'г^'л.^*

 

375824

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Соаэ Советских

Социалистических

Ресаублин

Зависимое от авт. свидетельства №вЂ”

Заявлено 24.IV.1970 (№ 1428794/18-24) с присоединением заявки №вЂ”

Приоритет

Опубликовано 23.111.1973. Бюллетень № 16

Дата опубликования описания 27Л 1.1973

М. Кл. Н 05k 10/ОО

Комитет по лолам изобретений и открытий ари Совете Министров

СССР

УДК 681.326.36(088.8) Автор изобретения

Ю. Е. Чичерин

Заявитель

РЕЗЕРВИРОВАННЫЙ ТРИГГЕР

Изобретение относится к области вычислительной техники, а именно, к двоичным запоминающим устройствам.

Известен резервированный триггер на схемах «И — IE», «ИЛИ вЂ” НЕ», содержащий двухступенчатую схему управления и элементы памяти.

Цель изобретения — упрощение схемы триггера.

Это достигается тем, что нулевой элемент блока памяти каждого канала представляет собой мажоритарный элемент, входы которого соединены с выходами единичных элементов блоков памяти всех каналов. Первая ступень схемы управления выполнена по схеме «ИЛИ», выход первой схемы «И» второй ступени схемы управления связан с одним из входов второй схемы «И» этой же ступени, другой вход последней — с одним из входов единичного элемента блока памяти и с выходом первой ступени схемы управления, а.BbIход в с выходом единичного элемента блока памяти, другой вход которого соединен с нулевым выходом триггера.

На чертеже показана схема резервированного триггера.

Схемы 1 — 9, объединенные по схеме

«ИЛИ», образуют мажоритарные элементы и нулевые выходы 10, 11, 12 триггеров 1, П и

Ш каналов соответственно.

Выходы схем 18, 14, 15 (lб, 17, 18) подаются на входы мажоритарных элементов, а нулевые выходы 10, 11, 12 подключены к входам схем 13, 14, 15, при этом образуется память триггеров I, II и Ш каналов.

Схемы 19, 20; 21, 22; 23, 24, объединенные по схеме «ИЛИ», образуют первые ступени схемы управления триггеров I, II u III каналов с выходами 25, 2б, 27, на их входы пода10 ны информационные сигналы, схемы 28, 29, 80, подсоединенные по схеме «ИЛИ» к выходам схем 18, 14, 15 в вторую ступень схемы управления триггеров I, П, Ш каналов.

Выходы 25, 2б и 27 подключены к входам

15 схем 13, 28; 14, 29; 15, 80, соответственно.

С входами схем 28, 29, 80 соединены выходы схем 31, 32, 38, на входы которых подаются инверсии сигналов управления тригге20 ров I, II и Ш каналов соответственно.

Триггер, собранный на схемах 1, 2, 8, 18, 28, 19, 20, 81, условно обозначим триггером

1 канала, триггер, собранный на схемах 4, 5, б, 14, 29, 21, 22, 82,— триггером II канала, а

25 триггер, собранный на схемах 7, 8, 9, 15, 80, 28, 24, 88,— триггером III канала.

Схемы 19 — 24 образуют первую ступень схемы управления и служат для приема информационных сигналов, а схемы 81, 28, 82, 30 29, 88, 80 — вторую ступень схемы управле375824

Предмет изобретения

Составитель Ю. Семушкин

Техред Т. Курилко Корректоры: М. Коробова и д. Корогод

Редактор И. Грузова

Заказ 1744/18 Изд. № 1376 Тираж 755 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 ния и предназначены для приема управляющих сигналов.

Принцип работы триггера следующий.

При исправной схеме и прохождении, правильной информации, на входы элементов памяти поступают следующие коды сигналов: при информации на входах 84, 85; 86, 87, 38, 89 (40, 41, 42, 43, 44, 45) вида «01», а на входах 46, 47, 48 (49, 50, 51) вида «000» («111»), на входы 25, 52; 26, 58; 27, 54 элементов памяти — код «11»; при информации на входах 84, 35; 86, 87;

88, 39 (40, 41, 42, 48, 44, 45) вида «11», а на входах 46, 47, 48 (49, 50, 51) вида «000» («111»), на входы 25, 52; 26, 58; 27, 54 элементов памяти — код «01»; в режиме хранения информации на входы элементов памяти 25, 52; 26, 58; 27, 54 — код

«10».

На чертеже 55 — первая ступень схемы управления; 56 — вторая; 57 — блок памяти.

Объединение выходов 16, 17, 18 по мажоритарной схеме позволяет исправлять любую одиночную ошибку во входной информации и любую одиночную ошибку внутри схемы, кроме ошибки типа «короткое замыкание» в мажоритарном элементе, которая исправляется на следующем уровне.

Быстродействие триггера оцениваются временем т,р., где т,р. — задержка распространения сигнала одной схемой «И вЂ” НЕ», и не меняется при появлении ошибки.

Резервированный триггер, содержащий три канала, каждый из которых состоит из блока памяти и двухступенчатой схемы управления, выполненный на схемах «И — НЕ», «ИЛИ—

НЕ», отличающийся тем, что, с целью упрощения триггера, нулевой элемент блока памяти каждого канала выполнен в виде мажоритарного элемента, входы которого соединены с выходами единичных элементов блока памяти всех каналов, первая ступень схемы управления выполнена по схеме

20 «ИЛИ», выход первой схемы «И» второй ступени схемы управления соединен с одним из входов второй схемы «И» этой же ступени, другой вход которой соединен с одним из входов единичного элемента блока памяти и

25 с выходом первой ступени схемы управления, а выход — с выходом единичного элемента блока памяти, другой вход которого соединен с нулевым выходом триггера.