Арифметическое устройство для операций с комплексными числами

 

onи ние,.

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено 31.VII.1970 (№ 1471077/18-24) с присоединением заявки №

Приоритет

Опубликовано 17.IV.1973. Бюллетень № 18

Дата опубликования описания 29Х1.1973

М. Кл. G 06f 7/38

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.325.5(088.8) Автор изобретения

С. И. Хмельник

Заявитель

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ОПЕРАЦИЙ.С КОМПЛЕКСНЫМИ ЧИСЛАМИ

Изобретение относится к области вычислительной техники.

Известно арифметическое устройство, содер>кащее два 2п-разрядных регистра слагаемых, регистр суммы, п-разрядный сумматор и схему управления.

Недостатком данного устройства является невозможность выполнения операций с комплексными числами.

С целью расширения функциональных возможностей предлагаемое устройство дополнительно содержит второй п-разрядный сумматор (с разрядами от (п+1) до 2п), два 2празрядных коммутатора слагаемых и 2п-разрядный коммутатор результата, каждый разряд коммутаторов содержит две схемы «И», выходы которых соединены с соответствующими входами схемы «ИЛИ», первые входы первых схем «И» коммутаторов соединены с перBbIM входом схемы управления, первые входы вторых схем «И» коммутаторов соединены со вторым вых одом схемы управления, выходы схем «ИЛИ»,коммутаторов слагаемых подключены ко входам соответствующего разряда сумматоров, вторые входы первых схем

«И» коммутаторов слагаемых подключены к выходам соответствующих разрядов регистров слагаемых, вторые входы вторых схем «И» т-го разряда коммутаторов слагаемых подключены к выходу т-го разряда,соответствующего регистра слагаемых, вторые входы вторых схем «И» (2m+1)-го разряда коммутаторов слагаемых подключены к (п+т) -»y разряду соответствующего регистра слагаемо5 го, выходы схем «ИЛИ» коммутатора результата соединены со входом соответствующего разряда регистра результата, вторые входы первых схем «И» коммутатора результаты подключены к выходам соответствующих

10 разрядов сумматоров, вторые входы вторых схем «И» т-го разряда (для m(n) коммутатора результата подключены к выходам 2т-ых разрядов сумматоров, вторые,входы вторых схем «И» т-го разряда (для m)n)

15 коммутатора результата подключены к выходам (2т — 2n+1)-го разрядов сумматоров, выходы переноса и-го и 2п-го разрядов сумматоров соединены с первым и вторым входами схем управления, входы переноса в 1-й и

20 (и+1) -й разряды сум м аторов соединены соответственно с третьим и четвертым выходами схемы упра вления.

На чертеже представлена схема предлагаемого арифметического устройства.

25 Сумматоры 1 и 2 п-разрядных двоичных кодов по основанию 2 входами 8 и 4 присоединены к,коммутаторам слагаемых 5 и б, а выходами 7 — к коммутатору 8 результата.

Коммутаторы 5, б и 8, в свою очередь, связаны

30 с 2п-разрядными регистрами 9 и 10 слагаемых

377769 и регистром 11 суммы соответственно. Кроме того, коммутаторы объединенными входами 12 подключены к схеме управления 18. С этой же схемой соединены входы 14 сигналов переноса в младший разряд и выходы 15 сигналов переноса из старшего разряда сумматоров 1 и 2, которые включают в себя одноразрядные суммирующие схемы 16; регистры 10 слагаемых состоят из триггеров 17, а регистры 11 суммы — из триггеров 18.

Коммутаторы 5, б и 8 содер>кат 2гг схем

«ИЛИ» 19, которые пронумерованы также, .как разряды регистров. Каждая схема «ИЛИ» объединяет выходы схем «И» 20 и 21. Все

«левые» схемы 21 всех коммутаторов объединены по одному из входов и подключены к схеме управления 18, которая подает на эти схемы сигнал операции с действительными числами. На все «прямые» схемы 20, объединенные аналогично, из схемы управления подается сигнал операции с комплексными числами.

Коммутаторы б и 5, связывающие входы сумматоров с регистрами слагаемых (на чертеже показан только один регистр, поскольку вторые устроены аналогично), нагружены .на входы 8 ..и 4 сумматоров 1 и 2 так, что каждая схема 19 присоединена к одноименному одноразрядному сумматору 16. Вторые входы

«левых» схем 21 этих коммутаторов присоединены к выходам одноименных триггеров регистров слагаемых, а вторые входы «правых» схем 20 — выходам триггеров с номером т, если схема 20 имеет номер

2т, и+т, если схема 20 имеет номер 2т+1.

Коммутатор 8, связывающий выходы одноразрядных сумматоров с регистром результата, присоединен выходами всех схем 19 ко входам одноименных триггеров регистра результата. Вторые входы его «левых» схем 21 присоединены к выходам одноименных одноразрядных сумматоров 16, а вторые входы

«правых» схем 20 — к выходам одноразрядных сумматоров 16 с номером

2т, если схема 20 имеет номер

m(n, 1+2т — 2п, если схема 20 имеет номер m) n.

При таком соединении коммутаторы по сигналу из схемы управления либо собирают 2празрядный сумматор (при помощи «левых» схем 20), в котором нумер ация одноразрядных схем Iá совпадает с нумерацией разрядов, либо собирают два и-разрядных независимых сумматора (при помощи «правых» схем 21), первый из которых складывает четные разряды с номерами О, 2, 4,... 2n — 2, а второй— нечетные разряды с номерами 1, 3, 5,...2n — 1.

Арифметическое устройство может работать в двух режимах, которые задаются центральным устройством управления цифровой вычислительной машины.

Зо

В режиме 1 арифметическое устройство оперирует 2п-разрядными двоичными кодами действительных чисел по основанию 2. С этой целью устройство управления 18 соединяет выход 15 сумматора 1 со входом 14 сумматора 2, а коммутаторы 5, 6 и 8 приводит в такое состояние, что младшие и-разрядов регистров

9, 10 и 11 соединяются с сумматором 1, а старшие — с сумматором 2, при этом регистры

9, 10, 11 и сумматоры 1 и 2 образуют в совокупности 2гг-разрядный сумматор двоичных Кодов действительных чисел по,основанию 2.

В режиме II арифметическое устройство оперирует 2п-разрядными двоичными кодами комплексных чисел по основанию 1 2, где 1 =

= — 1, для чего устройство управления 18 не связывает сумматоры 1 и 2 по цепям распространения переносов, а коммутаторы 5, б и 8 приводят в такое состояние, при котором четные разряды регистров 9, 10 и 11 соединяются с сумматором 1, а нечетные — c,ñóììàòoðoì 2.

При этом образуется два независимых и-разрядных сумматора двоичных кодов действительных чисел по основанию 2.

Такая структура арифметического устройства позволяет складывать двоичные коды комплексных чисел по основанию j+2.

Предмет изобретения

Арифметическое устройство для операций с комплексными числами, содержащее два 2празрядных регистра слагаемых, регистр суммы, а-разрядный сумматор и схему управления, отличающееся тем, что, с целью расширения функциональных возможностей устройства, оно дополнительно содержит второй иразрядный сумматор (с разрядами от (и+1) до 2п), два 2п-разрядных коммутатора слагаемых и 2п-разрядный коммутатор результата, каждый разряд коммутаторов содержит две схемы «И», выходы которых соединены со входами схемы «ИЛИ», первые входы первых схем «И» коммутаторов соединены с первым выходом схемы управления, первые входы вторых схем «И» коммутаторов соединены со вторым выходом схемы управления, выходы схем «ИЛИ» коммутаторов слагаемых подключены ко входам соответствующего разряда сумматоров, вторые входы первых схем

«И» коммутаторов слагаемых подключены к выходам соответствующих разрядов,регистров слагаемых, вторые входы вторых схем «И»

m-го разряда коммутаторов слагаемых подключены к выходу m-го разряда соответствующего регистра слагаемых, вторые входы вторых схем «И» (2т+1)-ro разряда коммутаторов слагаемых подключены к (гг+т) -му разряду соответствующего регистра слагаемого, выходы схем «ИЛИ» коммутатора результата соединены со входом соответствующего разряда регистра результата, вторые, входы первых схем «И» коммутатора результата подключены к выходам соответствующих разрядов сумматоров, вторые входы вторых схем

377769

Составитель И. Долгушева

Техред Т, Курилко

Редактор T. Морозова

Корректор Е, Миронова

Заказ 174!/2 Изд. № 1394 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров ССС!

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

«И» т-ro разряда (для m(n) коммутатора результата подключены к выходам 2m-ых разрядов сумматоров, вторые входы вторых схем

«И» m-ro разряда (для m)n) коммутатора результата подключены к выходам (2m — 2n+

+1)-го разрядов сумматоров, выходы переноса и-го и 2п-ro разрядов сумматоров соединены с первым и вторым входами схемы управления, входы переноса в 1-й и (п+1) -й разряды сумматоров соединены соответствен5 но с третьим и четвертым выходами схемы управления.