Приемное устройство цикловой синхронизации

 

38II75

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства X

Заявлено 15. т1!1.1971 (№ 1679695 26-9) М. Кл. Н 041 7/08 с присоедипеш,см заявки . с

Комитет по делам иаобретений и открытий при Совета Министров

СССР

Приоритет

УДК 621.394.662 (088.8) Опубликовано 15 т1.1973. Бюллетень М 21

Дата опубликования описания 20.т, П.1973

Авторы изобретения

В. Ф.

Заявитель

Центральный научно-исследовательский институт связи

ПРИЕМНОЕ УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

Изобретение относится к области электросвязи и может использоваться в системах связи с асинхронным вводом информации методами одностороннего и двустороннего стафф инга.

Известны устройства цикловой синхронизации, обеспечивающие последовательный поиск синхронизирующей последовательности (СК) и содержащие последовательно соединенные дешифратор СК, ключ с тактовым входом и счетчик цикла синхронизации, который управляет ключом по одному его входу непосредственно, а по другому через накопитель, причем между выходом дешифратора СК и третьим выходом счетчика цикла синхронизации включена схема «И».

Недостатком известных устройств синхронизации является большое время фиксации сбоя синхронизма, когда сбой уже произошел (3 — 10 циклов синхронизации). Это увеличивает время перерывов в связи, что снижает достоверность передаваемых сообщений.

В предлагаемом устройстве с целью повышения достоверности передаваемых сообщений путем уменьшения времени фиксации сбоя синхронизма ктежду входом дешифратора СК и дололпительным входом накопителя включены последовательно соединенные блок фиксации сбоев командных посылок (КП) и схема «ИЛИ», ко второму входу которой подключен выход схемы «И». а к двум другим входам блока фиксации сбоев КП подключены соответственно дополнительный выход счетчика цикла синхронизации и выход накопителя.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит дешифратор СК 1, ключ 2, счетчик цикла синхронизации 8, нако10 питель 4, схему «И» 5, блок фиксации сбоев

КП б и схему «ИЛИ» 7.

Принцип работы устройства состоит в следующем. Принятый групповой линейный сигнал (ЛС) поступает на дешифратор СК 1, на

15 выходе которого появляется отклик всякий раз, когда на его входе появляется комбинация типа СК. В режиме поиска первьш же отклик дешпфратора СК 1 замыкает ключ 2, который с этого момента начинает пропускать

20 последовательность тактовых импульсов (ТИ) на вход счетчика 8, отсчитывающего интервал времени, равньш циклу синхронизации. По окончании этого интервала времени импульсом со счетчика 8 ключ 2 размыкается и, 25 если в этот момент времени с дешифратора

СК 1 отклика не появляется, то ключ 2 остается разомкнутым до появления последующих откликов. При этом тактовые импульсы в течение этого промежутка времени на счетчик

30 цикла синхронизации 8 не поступают, т. е.

381175

Предмет изобретения

Составитель В. Евдокимова

Редактор В. Фельдман Техред T. Миронова Корректоры: Г. Агаян и О. Усова

Заказ 203И 1 Изд. Мз 514 Тираж 678 Подписное

ЦНИИПИ Комитета по делам изобретений и откзытий при Совете Министров СССР

Москва, 7К-35, Раушская паб., д. 4/5

Типография, пр. Сапу: ова, 2 происходит смещение момента замыкания ключа 2 относительно временного поло:кения в цикле синхронизации первого отклика с дешифратора СК 1, вызвавшего замыкание ключа 2. Такой процесс протекает до установления синхронизма, пока отклик с дешифратора СК 1 не начнет появляться регулярно в каждом цикле синхронизации. По поступлении на этой позиции цикла синхронизации а откликов в сг, последовательных циклах включается накопитель 4, блокирующий ключ 2 в замкнутом состоянии. Одновременно с BK;Iloчением накопителя 4 включается блок фиксации сбоев КП б. С этого момента времени с помощью импульсов со счетчика цикла синхронизации 8, по времени совпада1ощих с позициями, отведенными для передачи командных посылок в служебном канале, производится анализ соответствия посылок во втором групповом потоке ЛС выбранным командным посылкам. При возникновении сбоя спнхронизма накопитель 4 по поступлении на его вход Р ошибок выключается, и устройство возобновляет поиск состояния синхрош.зма. р ошибок в предлагаемом устройстве накопляется не за Р последователь",ûõ циклов,,как

3 в известных устройствах, а за циклов, 1-+-.( где у — число позиций, на которых возможна фп ССЯЦИЯ ОШИООК КОМЯНДНЫХ ПОСЪ|ЛОК В ОДно: цикле синхронизации. Сложение ошибок пр приеме СК и командных посылок осущестгляется схемой «ИЛИ» 7.

Приемное устройство цикловой синхрониза10 ции, содержащее последовательно соединенньп дешифратор синхронизирующей комбинаци; (СК), ключ с тактовым входом и счетчик цикла синхронизации, который управляет ключом по одному из входов непосредственно, 15 а г.о другому входу через накопитель, причем между выходом дешифратора СК и третьим выходом счетчика цикла синхронизации включена схема «И», отличающееся тем, что, с целью повышения достоверности передаваемых

20 сообщений, между входом дешифратора СК и дополнительным входом накопителя включены последовательно соединенные блок фиксации сбоев командных посылок (КП) и схема «ИЛИ», ко второму входу которой под25 ключен выход схемы «И», а к двум другим входам блока фиксации сбоев КП подключены соответственно дополнительный выход счегчика цикла синхронизации и выход накопизеля.