Устройство для пространственно-временного сейсмического анализа
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (.о!ов Советских
Социалистических
Республик
Зависимое от авт. свидетельства №
Заявлено 31Л .1971 (. е 1661182/18-24) М. Кл. G 061 15/32 с IlpHCOLQHIICEIHPII за5!Вки №
Приоритет
Гасударственный комитет
Совета Министров СССР па делам изобретений и открытий
Опубликовано 10, /111.1973. Бюллетень № 33
Дата опубликования описания 24.XII.1973
УДК 681.323:51(088.8) 1
М. H. Зленко, Т. А, Пршисовская и Ю. П. Соборников г,:,;
Институт автоматики
Авторы изобретения
Заявитель
УСТРОЙСТВО ДЛЯ ПРОСТРАНСТВЕННО-ВРЕМЕННОГО
СЕЙСМИЧЕСКОГО АНАЛИЗА
Изобретение относится к средствам вычислен тел ь но и техники.
Уже известны устройства для пространственно-временного сейсмического анализа, содержащие циклический аналоговый коммутатор, информационные входы которого соединены с выходами датчиков, а выход через аналого-цифровой преобразователь подкл очсн к информационным входам буферного регистра записи, выходы которого соединены с первой группой входов блока оперативной пам5!Тп, синхронизатор с подклlочеппым к двум его входам соответственно местным и внешним генераторами тактовых импульсов, панель оператора и выходпой параллельньш па капли вающ|и и сум матор.
Цель изобретения — повышение быстродсйcT1IIIя устройства. Достигается она, тем, что предлагаемое устройство copepacav блок полупостояпной памяти, последовательно вкл10чспные адресный счетчик и первый дешифратор, выходы которого соединены с адресными входами блока полупостоянной памяти, последовательно включенные второй дешифратор и реверсивный счетчик, информационные !!xone!>! lcoT0p0I 0 подклlочс51ы lc Bblxo,!a i блока полупосloBEIIIoEI памяти, а также ццфрогой циклический коммутатор с годключснным к его информационным входам рс11пстром чтсния, который присоединен входамп II выходами рсгснерацип соответственно к выходам 1! второй группе входов блока оперативной памяти; выходы синхронизатора подключены ко входам сложения и вычитания реверсивного
5 счетчика адреса, к управляющему входу циклического аналогового коммутатора и к управляющим входам буферного регистра записи, адресного счетчика и цифрового циклического коммутатора, выходы которого соеди10 иены со входамп выходного параллельного накапливающего сумматора; выходы второго дешифратора соединены с адресными входами блока оперативной памяти, а вход адресного счетчiiica и управляющие входы блока
15 полупостояпно1 . памяти подключены к соответствующим выходам панели оператора.
На чертеже приведена схема устройства.
Устройство содержит входной циклический аналоговый коммутатор 1, связанный входны20 мп цепямп 2 с выходами датчиков gi, д: ......, g>, n-разрядный аналого-цифровой преобразователь 8; вхо>Ho!I-буферный nL-разрядный регистр записи 4; блок оперативной памяти 5 объемом т„„," fg nL-разрядных слов; выход25 ной nL -разрядный регистр чтения б, соединенный с блоком оперативной памяти 5 цепями регенерации 7; и-разрядный цифровой циклический коммутатор 8; (и+1деЦ -разрядный параллельный накапливающий сумматор 9, 30 Выда10щп1! рсз л! Taò (В ЦВМ, накопитель ли
3 бо на пороговый, цифровой индикатор) по шипам 10; блок полупостоянной памяти 11 объе3(03! L 1я2 т»а г jп рязр ()дп ы." c 7013, c13яз lп пи! с панелью оператора 12, управляемый jc> .1. разрядным адресным счетчиком !8 через дешифратор 14; 1д т)„)д-разрядный регистр— реверсивный счетчнк 13 адрес(l Олскя опера т, вной памяти 5 (он жс являстся регистром числа), дешифратор 16, спнхроп, затор 17, сосдипепньш цепью !8 с источником вкешн:;х тактирующих импульсов, и местный генератор тактовых импульсов 19.
Лналоговыш коммутатор 1 непрсрыь о ряшивает дат шки по цепям 2 с vacTOToi" fg. L.
)<палого-,цифровой прсобразоватсль 3, си. - 15 хропизпруемый синхронизатором 17 с частотой tg LII, преобразует аналоговыи сигнал в гг L-разрядный двоичный код, которы;"(записывается B гг LР-разрядный регистр 6, запслНЯЕМЫЙ 33 ОД,fll ТЗКТ ВРЕ1(сннсгс КВВНТОГ2ПИЯ c)0 входного сигнала 4.
Процесс функционирования собственно схе,мы формирования результата Р;(l!) разбивается па три оcHовпых )цикла: а) предварительное накопление перви нного 25 массива информации в бло(e оперативной памяти 5 объемом )31=T »„„- jg и ) -разрядны. ; слов за время т,,; цикл выполняется только один раз при включении устройства (oil равен
Л! тактам дискретизации сигнала); 30 б) выборка в регистр 6 слов пз блока оперативной памяти 5 по соотвстствующи)(i адресам, фиксирован-:ым в блоке полупостояппой памяти 11, дешифрация в каждом такте выборки и-разрядных кодов внутри регистра 6 35 с помощью циклического коммутатора 8, управляемого синхронизатором !7 в соотвстстьии со сдвигом задержек при переходе GT выfifcc7eBI)sI Р,.(4,.) и Р„:,((11,), и сложение окончательно выбранных кодов в с;e»ie паряллслl-.- 40
:ioro if pазрядн0Го и 1кг)плпв(1(сщсгс сумм".To ра 9; в этом цикле производятся У. И выборок из блока опс1)ятивной пагмягп 5 с регс:»рацпсй II()(j);)p)(3)())f) и столько ж- „паря.ч.((с!)ь— пых сложешгй 13 сумматор»; )юсле кяж I((x . . 45 сложени"! !. Ыдяется результат ; (tf,.);, в) сдв) гонял п»рссылкя по i»»f!a! i 7 и!.разрядных слоь блока оперативной памяти 5 по адрсса м, стар(1:и !(Па сдllппцу; и ри этом слОВО по Л -помУ гl 71)сс1 I3!>!T;1л !)!3(l("тел:12 50 блока, а ячейка О-ным адресом очпшястсл.
Информация, накопив)пя„",) l; э (см< моменту в регистрс 4, за тскуц(пй 7якт 1,, з((ппс!.()астсл
В oc 30507)(Bt))) foe(I «((с,(
«+1» ядрссу и одно ) зяш*си теку(не(! П)(фор>! ci Цif И.
В дальпсйшсм циклы о:! в пспрср!«Пп,о повторяются. 60
Л((ализ циклов б и в .:.îсты уст)0: "."Вя .. . сбьему операций, вь.г:сл: Яс.",:ы (ь; 3)кд.-:: та!(à ДИСКРЕт:)ЗаЦИК !с, ОПСЕДС«7ЯСТ тРСбс.-.:- 3ПЯ к времеш(ы;(характер«исти (3)(олок ",ïåð;.— тивной Iaмлтн 5, блока I .OëónocToÿíi!o, па- 65
4 мяач) (1 и логических схем формирования
Р (((,,).
1 «сс циклы благсдcip!! общности лоп((ескпх (1)уni(ön)." Bhlnoë!Iÿñтся Одними II тсми il<(схсМям;! ).ПРВВЛ (IHH, С ТОП ЛПШЬ РВЗППЦЕй, ЧТО ь первом цикле,блокируется вход сумматора
9, li ьсличины Р;(г(,) ие вы Гнсля(отся. Такая организация работы устройсгва упрощает схе 3(ы упраВлеп)(Я и col(paII)acT Объс >(апп3ра туры.
Работа с. смы Ta!(Tflj)уетс(! с! Гналями ча
СТОТЫ / «, 32ДВВ2Емсй Гeli Cj) BToj)otci Таl ТОВЫ.
) (! .! ь с с В 1:«, л и б 0 и )«! и; л ь с (1 («(и О ш с ш и с Г 0 исто )и!)к». по цепи i B. Cffnxj)o(f)IBBT01) 17 предо-.: Вляст ссооп м гэг-разрядный счетчик с де1ш.фратсром, схе«ма пi управ(iei()I» и ряспрсдсл "II) ÿ тяlкт fp) fo)Ini)! И)(пульсов. Он B(>lpaoaтыьает путем деления основно (частоты сигналы управления апалоговь(,,",! коммутатором
1, аналого-цифровым преобразователем 8, а тяк)ке уГ!равляет счетчиком адреса 18, регистром-счетчиком адреса 15 и циклическим коммутатором 8.
Цикл вычисления начинается со второго такта г главных импульсов. У, началу такта 4
c!IBxpoifиза7ор 17 устанавливает на счетчике
15 нуль, и дешифратор 16 заносит содержимое О-о"! ячейки блока полупсстоя)гной памяти 11 в счетчик 18. Дешифратор 14 выбирает слсво по указанному адресу из блока оперативной памяти 5 в регистр б и восстанавливает сч:(тяннос слово. I(моменту занесения слова в регистр б циклический коммутатор 8 устанавливается в нуль, и llмпульсом (", О-ый гг-разрядный код содержимого регистра 6 считывается в су,(WIBTop 9 и складывается с его нулевым содержимым. Параллельно в такте г() происходит установка (прибавлен»ем едиc07ep))
»Ë(lН1, .ii>!. I(ОД (11" (К III×CÑI(!Iй КОМ >t) Tc)TOP 13 ),) :И((!.; ПСР СП)СЛ В СД! if! l ×) (OÑ СОСТОЯ П )(. ) с к . !! BBpT» с прс 1!«! <«««)и!! «I кс дом l3 р(! )fc p(9
,:!:;!. м образом, благодаря совьмс(цеппю в
i«7 И О)(! Tc) .:.ТС (,:,. I)f«t()Oi) ((I(ТСК1 И(»ГО СЛОВа f>! 3 слокя 5, у тянспкп в счетчике 15 слсчлоп(сго ()дрсc. .i в б Io((e- полуnocTosllllfo!! пг)1! яти
;. T.:.ilOBКll Тс.<1П(СГО СОСТОЛПП(1 Цп!(ЛПЧССКОГO .:.() >()t$ 7 2TC)1 cl Ь t)f C lo )(Спн;! Слов 1, Bl>I()pc7HI)0
Гс из> Олска 5 Б npc 7ь)дуи(с 3(тя (<т(, со слОВОм, пыбр» ..Иым в Te! óï((м т:) к(тс, все Выборки из
u7o!:". 5 д,гя вычисления >17(сумм пз 1 слягяе;.I! 1 õ Il t) oticxo«(лт В Tc>(синс !)«1 1. тя к70Р, а поc:и>дп. с значение м (г(,- — 1) псявллстсл па гы. :.:; !Ных )!tf)!tax в !)«(1,+2 такте. .,):к, 1 (1 ческиll кс,l. .1 УTclToj) Ь Pa()oTBCT В
-) 2):т>(с."(цикле, прсоегяя зя каждый цикл
1 с »OCTO«clif«l
Ва т я В I!)ль, )> (12{1l ".e (3тс1) ОГΠ— — В »дини
393742
Составитель Э. Митрошин
Тсхрсд T. Курилко
Корректор Е. Хмелева
1 сдактор Н. Синицы па
Заказ 3441115 Изд. № 896 Тираж 647 Подписное
Ц11ИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
Москва, Ж-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2
Начиная с ML+ 1 такта устройство переходит к выполнению третьего основного цикла-— сдвиговой пересылке. В этом цикле с lcT÷llê 15 управляется синхронизатором f 7 и работает в реверсивном рехкиме.
В такте »f., в счетчике 15 уст-навливается код 1у старшего адреса блока опе1рат1ив юй памяти 5, и содерхкимое соответствующей ячейки выбирается в регистр 6.
В этом г1<е такте к коду счет!Ика 15 добавляется единица и регистрация происходит по адресу, старейшему ца единицу, т. е, 1 у +1".
В следуlolllp I такте из кода счетчика 15 Bblчитается двойка, считывание выполняется по адресу iV — 1", HoccTBHoBJILI. про;1сходит уже по адресу, старшему на единицу, и т. д., пока не будут опрошены все адреса блока оперативной памяти. Таким ооразом, в конце,цикла информация блока оперативной памяти сдвигается на один адрес, а 0-ая ячейка очищается. Далее устройство возвращается ко второму 1циклу работы.
Предмет изобретения
Устройство для пространственно-временного сейсмического анализа, содержащее циклический аналоговый коммутатор, информационные входы которого соединены с выходами датчиков, а выход через аналого-цифрово "1 преобразователь подключен к информационным входам буферного регистра записи, выходы которого соединены с первой группой входов блока оперативной памяти, синхронпзатор с подключенным1п к двум его входам соответст13clillo местным и внешним генераторами тактовы: импульсов, панель опсратора и выходной параллельныи накаплпвающ11й сумматор, orëè÷àfoùååñÿ там, что, с целью повышения быстродействия, оно содержит блок полупостоянной памяти, последовательно включенные адресный счетчик и первый дешифратор, выходы которого соединены с адрсс)0 нь1ми входами блока полупостоянной памя- ти, последоватсльно включенные второй дешифратор и рсверсивный счетчик, информационные входы которого подключены к выходам блока полупостоянной памятll, à такако циф
15 ровой циклический коммутатор с подключенным к его и1ц11ормационным входам регистром чтения, который присоединен входами и выходами регенерации соответственно к выходам и второй группе входов блока оператив20 ной памяти; выходы синхронизатора подключены ко входам слохкения и вычитания реверсивного счетчика адреса, к управляющему входу циклического аналогового коммутатора и к управляющ|им входам буферного регистра
25 записи, адресного счетчп <а и цифрового циклического коммутатора, выходы которого соединены со входами выходного параллельного накапливающего сумматора; выходы второго дешифратора соединены с адресными
30 входами блока оперативной памяти, а вход адресного счетчика и управляющие входы блока полупостояпной памяти подключены к соответствующим выходам панели оператора.
