Патент ссср 416912

 

4I6 912

Союз Советских

Сощиаписти еских

Т.ЕСП т бй И К

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства М

М. Кл. Н 05k 10/00

G 061 11/00

Заявлено 11.Х.1971 (ЛЬ 1704195/18-24) с присоединением заявки М

Приоритет

Государственна|й комитет

Совета Министров СССР оо делам изобретений и открытии

УДK; 658.562(088.8) Опубликовано 25.11.1974, Бюллетень Ме 7

Дата опубликования описания 15Х11 1974

Авторы изобретения

Л. И. Бердников, В. И. Андрианов, В. И. Иванюженко и В. М. Кисельников

Заявитель

РЕЗЕРВИРОВАННЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ

Изобретение относится к устройствам цифровой автоматики и вычислительной техники повышенной надежности на системе элементов класса транзисторно-транзисторная логика (ТТЛ).

Известен резервированный логический элемент, содержащий четыре логические ячейки, каждая из которых содержит последовательно соединенные входной многоэмиттерный транзистор, усилительный транзистор и выходной эмиттерный повторитель с динамической нагрузкой, входы первой логической ячейки объединены со входами второй логической ячейки, а входы третьей логической ячейки — со входами четвертой логической ячейки, выход первой логической ячейки соединен с выходом четвертой логической ячейки, а выход второй логической ячейки — с выходом третьей логической ячейки.

Однако в известном резервированном логическом элементе при определенном сочетании входных сигналов возможны случаи, когда открытые транзисторы одних логических ячеек будут нагружены на открытые транзисторы других логических ячеек. В случае одновременного открытия последовательно включенных транзисторов произойдет значительное увеличение коллекторпого тока через эти транзисторы, что может привести к отказу резервированного логического элемента. Этим самым будет значительно снижена вероятность безотказной работы резервированного логического элемента класса ТТЛ.

Цель изобретения — построение высокона5 дежных резервированных логических элементов класса ТТЛ по принципу объединения выходных полюсов, т. е. получение резервированных логических элементов данного класса выгодных, как с точки зрения конструктивной

10 реализации и затрат оборудования, так и с точки зрения получения их высокой надежности.

Это достигается тем, что коллектор усилительного транзистора первой логической ячей15 ки соединен с коллектором усилительного транзистора третьей логической ячейки, а коллектор усилительного транзистора второй логической ячейки — с коллектором усилительного транзистора четвертой логической

20 ячейки.

На чертеже представлена принципиальная схема предлагаемого резервированного логического элемента. Схема содержит четыре однотипные логические ячейки 1, 2, 3, 4 класса

25 ТТЛ, каждая из которых состоит из многоэмиттерного транзистора 5, в базовую цепь которого вкл.очсп резистор 6, усилителя напряжения, собранного на транзисторе 7, в коллекторную и эмиттерную цепь которого соот30 ветственно включены резисторы 8 и 9, и выходного эмиттерного повторителя с динамической нагрузкой, состоящего из транзисторов

10, 11, 12 и резистора 13.

Выходные полюса логических;:чеек l, 2 соединены coo ветственно с Выходпы.:и пол.осами логически: ячеек 4, 3, а входные полюса логических ячее:-1,,3 — соответственно с входными пол1осами логических ячеек 2, 4. 1,оллекторные выходы транзисторов 7, входящих в состав логических ячеек 1, 2, соединены соответственно с коллекторпыми выходами транзисторов 7, входящими в состав логи"еских ячеек 3, 4.

При наличии Iia входе 1 и входе 2 логической «1», что соответствует вели .ипе Входного напряжения + (2,! — 5) в, транзисторы 3 и соответственно резисторы 13 будут открь11ы, а транзисторы 11 — закры-û,,т. е. открытые резисторы 13 будут нагружены соответственно на закрытые транзисторы 11.

При наличии на входе 1 и входе 2 логического «0», что сoo neòcònóåò: eëHHH! Ie г".Одного напряжения + (Π— 0,3) в, резис..о:,; . > Iп

13 будут закрыты, а тоап.истсры ! — Открыты, т. е. закрыть.е резисторы !3 б Удут нагружены соответственно пз открытые тря 1.",:.:ciоры 11.

При наличии па Вхo..ñ 1 .Тогп>1еской «1», я на входе 2 — логи ес. ого «0», тр "п 7, 12 логических ",.÷ååê 1, 2 будут открь1ты, а транзисторы 10 логических ячеек 1, 2, 3, 4 и транзисторы 7, !2 логи еских ячеек 3, 4 закрыты, т. е. откр Irbie трапзпс-."pbl )л логп— ческих ячеек 1, 2 будут соответственно::агружены па закрыть1е т рапзис opbi > loi;.1ческих ячеек 1, 4 и 3, 2. В этом случае lie произойдет увеличение тока п пепи Открь1тых >рапзпсторов, а логическое состо iliHp. Выходов !,i Выхода 2 будет опредсл:1ться логпческо>: «1;: па входе, т. е. в данном случае ошибк т:>па ложный «О» па одном из двух В"одов исправляется, не приВодя и парушепи;О э.lеl рических режимоз логи.еских элементов.

Проведенный анализ показывает, ITo многие типы отказов в резервированном ло"H Ie— ском элементе пе приВод: т и ложному спгпалу на его выходе. Однако, если этп о,казы не будет выявлены и устранены, то этим самы 1 будет значительно спи>кена вероятность безотказной работы резервированного логического элемента. Поэтому. для возможности выявления л1обых отказов при проверке резервиро5 ваш ого логического устройства вводятся две шины по плюс питанию. Каждая из шин должна охватывать те два элемента, коллектора транзисторов 7 которых объединя1отся.

При поочередном отключении от источника

10 пи E ани11 кажДОи из шин, резервированный логический элемент будет HopMBJlbHQ функционировать только в том случае, если в нем отсутству.ют любые одиночные отказы отдельных компонент, и если па его входах не будет

15 лож ых сигналов.

Таким образом, дополнительное введение попарного объединения коллекторов транзисгоров 7 и введение двух шин по плюс питанию для возможности выявления любых от20 казов дает возможность применить более простую и экономическую в отношении затрат оборудования резервированную логическую конструкцк:о с Высокой степенью надежности на cHcTeме э.тел1ептов класса ТТЛ.

Предме i изобретения

Резервироваппы11 логический элемент, содержащий четыре логические ячейки, каждая из которых содержит последовательно соеди30 пеьп1ые i31 Одно„.;11отоэ.,1ит терный транзистор, у>сплительны1! > рапзи тОр и Выходной эмиттерпый повтор11тель с динамической нагрузкой, входы первой логической ячейки объединены со входами второй логической ячейки, а

35 Входы третье; лor.ичсской ячейки — — со входами четвер1o; . огичсской ячейки, выход перВои логпчесlсо11, . !eilки сое>динеп с ВыхОдОм

He l nep;-Ой J! Un!i:iPCHO! i i".. eri!IH, а Bbi.iorr BTopoH логическо!; ячейки — с выходом третьей логи40 ческой яче.п;и. о тл и ч а Io щи и с я те. I, что, с цель о повышения его надежности, коллектор усилитель,ого транзистора первой логической ячейки соединен с коллектором усилительного транзистора третьей логической

45 ячейки, а коллектор усилительного транзистора второй логической я:ейки — с коллектором усилительiloro;parrзистора четвертой логической ячейки.

416912

Дд. 1

Составител. И. Василенков

Техред Г. Васильева

Корректор Г. Филатова

Редактор А. Батыгин

Типография, и р. Сапунова, 2

Заказ 1925/4 Изд. № 499 Тираж 760 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 5К-35, Раушская паб., д. 4 5