Способ мажоритарного анализа

 

ЭсФ .- ТЬНТН

Фнал и о т ека,"з .» А союз соввтввиз О Д И С А Н И E, I ij

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства (22) Заявлено 29.05.72 (21) 1789582/26-9 с присоединением заявки (32) Приоритет

Опубликовано 25.03.74. Бюллетень ¹ 11

Дата опубликования описания 19.08.74 (51) М. Кл. G 061 11/12

Н 03k 19/42 Гасударственный камитет

Савета Мнннстрав СССР па делан нзааретений и аткрытнй (53) УДК 621.398(088,8) (72) Авторы изобретения

Г. С. Любчиков и В. E. Мелетеев (71) Заявитель (54) СПОСОБ МАЖОРИТАРНОГО АНАЛИЗА

Изобретение относится к области электронных цифровых вычислительных машин, в частности к способам мажоритарного анализа при декодировании сигналов параллельного многор аз р яд ного ци кл и ч еского кода.

Известный способ мажоритарного анализа при декодировании сигналов параллельного многоразрядного циклического кода, обнаруживающего и исправляющего ошибки, основанный на сопоставлении контрольных проверок при преобразовании параллельного кода в последовательный, характеризуется низкой надежностью декодирования.

Цель изобретения — повышение надежности декодирования.

Это достигается тем, что определяют весовую функцию последовательного кода, сравнивают полученные значения с заранее известными для данного вида кода, регистрируют потенциал, соответствующий большинству реализаций контрольных проверок, если кратность ошибки меныпе или равна кратности исправления, формируют сигнал обнаружения ошибки, если кратность ошибки превышает заданную кратность исправления не превышает максимальную кратность обнаружения ошибки.

Предлагаемый способ основан на преобразовании параллельного d разрядного кода, образуемого системой контрольных проверок в последовательный, подсчете весовой функции последовательного кода, сравнении ее с заданными кратностями исправления и одновременного обнаружения ошибки.

5 Преобразование параллельного кода в последовательный происходит путем последовательного опроса результатов контрольных Iipoверок с частотой, оольшсй частоты «прокрут1

1 и » J, 3 с1 11 11 с а н 1! ой В Д с 111 11 1 ) Р а т о Р

"Р y „) информации, нс мспсс, чем в 2 d раз. Введение ускоренного опроса результатов контроль1 ных проверок дает возможность заменить С„

i=Д вариантов параллельного исправления на i

1 вариантов и С, „вариантов обнаружения

i-1

20 ошибок на 1 вариантов, что значительно упрощает построение схем мажоритарных элементов дешифраторов циклических кодов.

Сложность построения мажоритарных схем, рсализующпх нредлагаемып способ, не зави25 сит от числа исправляемых и одновременно обнаруживаемых ошибок и имеет преимущество перед параллельным цифровым способом уже при исправлении двукратной ошибки. Поэтому данный с11особ может быть применен

30 для создаьп1я универсальных пороговых уст421010 ройств и позволит паиболес целесообразно использовать корректирующие способности циклических кодов: в зависимости от условий передачи информации изменяют кратность»справляемых и обнаруживаемых ошибок путем простых переключений.

На чертеже представлена блок-схема устройства, реализующего предлагаемый способ. Приняты следующие обозначения: генератор 1 опроса; схемы 2, 3, 4 реализаций контрольных прове11ок; схема «ИЛИ» 5; схема 6 анализа; схема 7, исправляющая ошибку кратности i=0; схема 7, обнаруживающая ошибку кратности с первой no d — 1; схема 8, исправляющая ошибку кратности i=1; схема 8, обнаруживающая ошибку кратности со второй по d — 3; схема 9, исправляющая ошибку кратности с первой по i; схема 9, обнаруживающая ошибку кратности с i + 1 по t = d — 2i — 1; схема 10 «ИЛИ»; потенциальная схема 11, схема «ИЛИ» 12; ключ 13, переключатель 14.

На входы схем 2, 3, 4 реализации контрольных проверок с генератора 1 опроса поступает пачка импульсов с периодом следоват„„ ния импульсов внутри пачки T -(„. Необходимое количество импульсов внутри пачки равно количеству контрольных проверок данного циклического кода. Количество пачек обычно равно числу информационных символов. Между импульсами пачки и схемами реализаций контрольных проверок существует взаимно однозначное соответствие, т. е. каждый импульс пачки опрашивает одну схему реализаций контрольных проверок. После опроса импульсы с выхода схем 2, 3, 4 реализацией контрольных проверок через схему

«ИЛИ» 5 поступают на вход схемы 6 анализа, образуя последовательный код. Схема анализа производит подсчет весовой функции последовательного кода и управляет ключом 13.

В зависимости от заданной кратности исправления ошибок и соответствующей кратности t = d — 2i — 1 обнаружения ошибок переключателем 14 возможно соединение выхода схсмы 6 анализа со схемами 7, 7, 8, 8, 9, 9 .

Если действительная кратность ошибки меньше или равна заданной кратности исправления, то выход схемы 6 анализа подключается с помощью ключа 13 к одной из схем 7, 8, 9, которые через схему «ИЛИ» 10 и потенциальную схему 11 осуществляют потенциальную обратную связь при проверке исходного циклического кода.

15 Если действительная кратность ошибки превышает заданную, то выход схемы 6 анализа подключается с помощью ключа 13 к одной из схем 7, 8, 9, которые через схему «ИЛИ» 12 выдают сигнал обнаружения ошибки.

Предмет изобретения

Способ мажоритарного анализа при декодировании сигналов параллельного многоразрядного циклического кода, обнаруживающе25 го и исправляющего ошибки, основанный на сопоставлении контрольных проверок при преобразовании параллельного кода в последовательный, отличающийся тем, что, с целью повышения надежности декодирования, 30 определяют весовую функцию последовательного кода, сравнивают полученные значения с заранее известными для данного вида кода, регистрируют потенциал, соответствующий большинству реализаций контрольных прове35 рок, если кратность ошибки меньше или равна кратности исправления, формируют сигнал обнаружения ошибки, если кратность ошибки превышает заданную кратность исправления и не превышает максимальную кратность об40 паружения ошибки.

421010

Составитель Н. Герасимова

Техред 3. Тараненко Корректор И. Поздняковская

Редактор А. Батыгнн

Типография, пр. Сапунова, 2

Заказ 1996/13 Изд. Ко 648 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5