Патент ссср 421994

 

O И И С А Н И E 421994

Союз Советских

Социалистических, ИЗОБРЕТЕН Ия к *В1ОРСКОмУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства—

Заявлено 13.09.71 169677(1!18-24

М. Кл. G 06f 15!34 с прпсоедппсппсм заявки!—

Государственный комитет

Совета Министров СССР по делам изобретений и открытий

Приорптст —0(!уб (ико(!аилз 30.03.74. BI0;I;IeTeIII е 12

УДК 681.325.5(088.8) ;I(ITn опубликования ош!сания 21.1.75

Авторы изобретен(гя

А. И. 1речишникon, В. М. Довгаль, А. П. Клименко и В. Н. Лутай

Заявитель

Таганрогский радиотехнический институт

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

ДЛЯ РЕАЛИЗАЦИИ АЛГОРИТМА

БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ

Изобретение относится к области вычислительной тсхшп(п и может быть использовано для расчета в реальном масштабе времени спектральных компоне IT сложного многочастотного колебания.

Известны арп(рметп (вские устройства для реализации алгор!(тма быстрого преобразования Ф,рьс, содержащие регистры реальной мнимой частей комплексного весового коэффициента, регистр вещественной части числа

Л; (/г) и регистр мнимой части числа 1; (k), Извсстпыс устройства сложны и обла;(ают недостаточным быстродействием.

Описываемое устройство отличается тем, что Оиo содсржит (етыре множительных блока пара !.Iñ Iü(:0-нослсдовательного типа, шесть

Одноразрядных комоииационных c) ъ!. ((атОров и регистры реальной и мнимой частей 1; (/), причем выходы первого и второго множительI1I)Ix блоков соединены с входами псрвог0 комоипациоп(!Ого (.".,IKIатора, Вь!ход которого подклю (е. :. Исрвь(м входам второго и третьего комбинационных сумматоров, вторые в. оды которых соединены с последовательны(! выходом >ег((стра реальной части числа А, (/), выход трет го комбинационного сумматора соеди;(ен с последовательным входом регистра мнимой части числа /1; (k), выход которого ко: бпнациопиого сумматора — с последовательны: I входом регистра реальной части числа 1; (i), параллсльныс входы которого соединены .с вы: одом оперативного запоминающего устройства, а параллельные выходы— с входами оперативного запоминающего уст5 ро"; выходы третьего и четвертого множительных блоков соединены с входами четвертого комбинационного сумматора, выход которого подключен к первым входам пятого и шестого комбинационных сумматоров, вто1О рые входы которых соединены с последоват(льныл! вы: одом регистра мнимой части числа Л; (j), выход шестого комбинационного сумматора соединен с последовательным входом p(I.II(Tpa мнимой части числа," 1; (j), вы-! л ход пятого I oi(oIIIInI(IIoIIIIoro сумматора — с последовательным входом регистра реальной части числа 1; (/г), параллельные входы которого соед(шепы с выходом запоминающего устройства, а параллельные выходы — с вхо20 дами. Это упрощает устройство и повыпгает его быстродействие.

На фиг. 1 приведена олок-схема предлагаемого вычислительного устройства; на фиг. 2 — — временная диаграмма его работы.

25 Предлагаемое устройство содержит регистр ! реальной части числа 1; (/г), регистр 2 мин»ой част I числа Л,: (/г), регистр 8 реальной части комплексного весового коэффициента

Кг, регистр 4 мнимой части комплексного весоЗ0 вого коэффицента Г, множительные блоки

421994

50 — li!>!>II>IIII lIIllOnIII>IC С, .>1!>!3 !Оры 9 -14, регистр 15 рсаaBF!Oé части !псла Л, (j), регистр

16 мнимой части числа Л;(j), параллельный вход 17 реальной части числа Л, (j) из оперативного запоминающего устройства (ОЗУ) > параллельный выход 18 реальной части числа Л;,(j) в ОЗУ, параллельный вход 19 мнимой части числа Л; (j) из ОЗУ, параллельный выход 20 мнимой части числа Л;,(j) в ОЗУ, параллельный Вход 21 реальной части числа

А;(/г) из буферного запоминающего устройства (БЗУ), параллельный вход 22 мнимой части числа Л; (/г) из БЗУ, параллельный вход 28 реальной части комплексного весового коэффициента из постоянного запоминающего устройства (ПЗУ), параллельный вход 24 мнимой части комплексного весового коэффициента из ПЗУ, параллельный выход 25 в ОЗУ реальной части числа Л;,(/г), параллельный выход 26 в ОЗУ мнимой части числа Ai, (/г).

На временной диаграмме (фиг. 2) отрезки

27 — 86 соответственно обозначают следующие операции:

27 — считывание из ОЗУ в БЗУ числа

А, (/г);

28 — считывание из ОЗУ в БЗУ числа

А, (/);

29 — считывание из ОЗУ в БЗУ числа

А; (lг+1);

30 — считывание из ОЗУ в БЗУ числа

Лг (j+1);

81 — обработка в АУ чисел Л, (/г) и Л;(/);

82 — считывание из ЛУ в ОЗУ числа

A;,,(/i )

88 — считывание из ЛУ в ОЗУ числа

А/, i(/);

84 — считывание из ОЗУ в БЗУ числа

А; (1+2);

35 — считывание из ОЗУ в БЗУ числа

Ai (/+2);

86 — обработка в АУ чисел Л; (/г+1) и

A i(j+1) .

Регистры 1, 2, 15, 16 имеют параллельныс и последовательные входы и выходы, Параллельные входы предназначены для приема информации из БЗУ, а параллельные выходы — для связи с ОЗУ. Последовательныс выходы регистров 2 и 1 соединены с множительными блоками 5, 6, 7, 8, а регистров 15, 16 —— с входами сумматоров 10, 11 и 18, 14 соответственно. Последовательные входы регистров

2 и 1 служат для приема информации пз одноразрядных комбинацион 1ь!х сумматоров 13, 11; последовательные входы регистров 15, 16 связаны с выходами сумматоров 10, 14. Регистры 8 и 4, представляющие собой наборы триггеров, своими параллельными выходами связаны с множительными блоками 5, 7 и б, 8 соответственно, а на их параллельные входы

28 и 24 из ПЗУ подаются реальная и мнимая части комплексного весового коэффициента, Выходы множительных блоков 5, 6 и 7, 8 соединены с входами одноразрядных комбинационных сумматоров 9, 12 соответственно, 10

25 зо

G5 иы: oan: которы.; сьязаиы с Входамп сумма!o роз 10, 11 и 13, 14.

Всс множитсл: ные блоки паралллел>01опослсдовательпого типа. 11роизвсдегн!я образу!Отся, начиная с младшего разряда. Ka)«дыи 1з блоков 9 — -14 представляет собой одноразрядный комбинационный сумматор, в котором вырабатываемый перс!!ос через одпотактиый элемент задержки подается»a

Один из еl о же ВходОВ. В схемы еомоиняциОИных сумматоров включены устройства перевода кода слагаемых B дополнительный код в соответствии со следующим aлгорптмом работы ЛУ:

А, >(/) = Л(!) + Л, (/г)-1Г; (1)

Л;.,(/г) = А„;(/) — Л;(/г) В . (2)

Кроме того, для перемножения двух комплексных чисел Л; (/г) и 1Г необходимо выполнить четыре операции умriîæånèn вещественны.; чисел, одно сло)кение и одно вычитание:

Ке(Л (/г) . W) = КСЛ; (/г) Ке W — I mA; (/г) I m W; (з)

1гп(Л; (/г) W)= ImA; (/г) . RPAI (/ ) . ImW, (4) где Re u Im — вещественная и мнимая части соответственно.

Приведенный алгоритм реализуется в предлагаемом устройстве следующим образом, Операнды Ai (/г) и Л; (j) подаются из БЗУ в регистры 1, 2 и 15, 16 по параллельным входам 21, 22 и 17, 19 соответственно, Реальная и мнимая части соответствующего комплексного весового коэффициента принимаются в регистры 3, 4 по параллельным входам 28, 24 из ПЗУ.

После приема исходных данных начинается процесс вычислений. Множительные блоки 5, 6 и 7, 8 формируют соответственно первые и вторые слагаемые правой части выражений (3) и (4), По мере образования слагаемых в блоках 5, 6 и 7, 8 они поступают cooTBpTñòâåí-!

u на комбинационные сумматоры 9 и 12, на выходе которых последовательно пг;явля!отея рг!зряды ВВ1ра)ксни)1, ОписыВаемых леВыми !

Ястями формул (3) и (4), С выхода суммат О р 3 9 и ! ф 0 >р>:>1 3 ц и я н О и Я д Я с т н 3 и !.. p B I>I o В х 0 д ь! сх м >! i ropon 10, 1 1, lia В: opi>lp B;:o;11>i «oTop!>I» пз регистра 15 млад«ними разрядам: вперед и Ода T c)I p c a 1 I> I l a si >! Я ст ь ч . с:1 3 Л (! ) . С BI>l x oI3 сумматора 12 информация попадает н первые входы сумматоров 18, 14, на вторыс

ВХОДI,! КОТО РI>I 110CT X n 3! Т Л! Н и Ъ! ЯЯ >! ЯСТЬ >П1 СЛ Я

А; (j). В соответствии с гыражсниями (1), (2) сумматоры 10, 13 и 11, 14 образуют рсал1-!!ы!! и !>!Ип:>и>!с 1 асти !исел Л I(» j и 71 I (/г) соответственно. По мере появления рсзультатоз на выходах сумматоров 10 — /4 они запись!Ва!Отея в освободившиеся разряды регистров 15, 2, 1 и 16 соответственно. После выполi!Oil!i; этих действий реальная и мнимая части числа Л;., (j) содержатся в регистрах 15 и

1 co0TI>! TcTBP l!o, 3 nile 1 a . >;, (/г) — B pcI Il стр3х 2 п 16 сООтВстстВС 1130, QT«l Ia olill Ilo

421994

2..

Я !

2(7

%us 1 команде пз устройства управления подаются в

ОЗУ (фиг. 2).

Описан один цикл обработки данных в предлагаемом устройстве, дальнейшая его работа аналогична.

Операции умножения, сложения и вычитания в соответствии с алгоритмом быстрого преобразования Фурье, формулы (1), (2), выполняются одновременно, чем повышается быстродействие устройства.

Предме1 изобретения

Рычислитслыюс устройство для реализации алгоритма быстрого преобразования Фурье, содержащее регистры реальной и мнимой частей комплексного весового коэффициента, регистр вещественной асти числа 71; (lг) и регистр мнимой части числа Аi (k) отлича/ои ееся тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит четыре множительных блока параллельно-последовательного типа, шесть одноразрядных комбинационных сумматоров и регистры реальной и мнимой частей А; (/), причем выходы первого и второ" î множительных блоков соединены с входами первого комбинационного сумматора, выход которого подключен к первым входам второго и третьего комбинационных сумматоров, вторые входы которых соединены с последовательным выходом регистра реальной части 1исла .-1; (j), выход трсть5 его комбинационного сумматора соединен с последовательным входом регистра мнимой части числа .-:1; (/;), выход второго комбинационного сумматора — - с последовательным входом регистра реальной части числа Л; 11), па/0 раллельныс входы которого соед ..1ены с Bblxoдом оперативного запоминающего устройства, ;1 параллельные выходы — с входами оперативного з lno lllll;llolnc устройства; выходы третьего и четвертого множительных блоков

10 соединены с входамп четвертого комбинационного сумматора, выход которого подключен к первым входам пятого и шестого комбинационных сумматоров, вторые входы которых соединены с последовательным выходом реги20 стра мнимой части числа:1; (j), выход шестого комбинационного сумматора соединен с последовательным входо» регистра мнимой части числа А/(/), выход пятого комбинационного сумматора — с последовательным вхо25 дом регистра реальной части числа Л; (k), параллельные входы которого соединены с выходом запоминающего устройства, а параллельные выходы — с входами.

42i994

/ о г я а s и 7 S « e

9 и г. 2

Составитель Н. Горелова

Техред 3. Тараненко

Корректор Н. Аук

Редактор Н, Орлова

Череповецкая городская типография

Заказ 5585 Изд. № 1426 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и, открытий

Москва, Ж-35, Раушская наб., д. 4/5