Устройство для контроля каналов связи

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пп 458954

Союз Советских

Сосиалистических

Реслкблии (61) Зависимое от авт, свидетельства (22) Заявлено 14.07.72 (21) 1811741/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 30.01.75. Бюллетень № 4

Дата опубликования описания 17.03.75 (51) М. Кл. Н 041 1/00

G 11Ь 5/04

Государственный комитет

Совета Министров СССР ло долам изобретений и открытий (53) УДК 621.398.08 (088.8) (72) Авторы изобретения

Ф. Г. Киндиренко, А. П. Боуфал и В. В. Мочалов

ВЙТБ (71) Заявитель

ФШЩ 3Ч"..1 РТ33 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КАНАЛОВ СВЯЗИ

Изобретение относится IK технике из мерений в области |передачи данных по дискретным каналам связи и может быть использовано .при исследованиях, испытаниях и регламентных проверках дискретных каналов связи.

Известны устройства для контроля каналов связи по величине потери достоверности, в которых анализатор принимаемых импульсов отмечает неправильно принятые элементы,,накапливаемые счетчиком ошибок, периодически сбрасьвваемым в нулевое состояние сигналом от датчика импульсов статистичеокого сброса.

Если счетчик;переполняется до:прихода очередного импульса сброса, То формируется сигнал о неисправности канала.

Отсутствие в таком устройстве аппаратуры для за поминания результатов контроля |не позволяет многократно иапользо вать результаты,контроля для получения статистических данных.

Цель изобретения — повышение эффективности контроля.

Цель достигается тем, что,предлагаемое устройство содержит аппаратуру для запоминания реального потока ошибок,:выявленных в,процессе а нализа дискретного канала связи.

Аппаратура для демодуляции сигналов, записанных .на магнитную ленту, позволяет многократно использовать записи потока ошибок, например, для моделирования воздействия помех в тракте передачи данных, для проверки эффективности корректирующих кодов, для исследования закономерностей распределения ошибок в диoHpeTHBIx каналах и т. д.

5 Двоичные состояния, отображающие регистрируемую:информацию, выводятся для запоми нания в |виде синхронных квазисинусоидальных частотно-ма нипулированных сигналов, что позволяет исключить отдельную до10 рожку для записи оинхронизирующих импульсов, разделение информацио нньтx импульсов (модулей ошибок) и синхронизирующих ымпульсо|в произ водится:в блоках обработчики при демодуляции сигналов с магнитной ленты;

15 предусматривается также выход для запоминания энико в ошибок.

Сущность изобретения заключается в том, что в устройстве введены блок коммутаторов, блок цифровых фильтров, преобразователь ча20 стоты и блоки обработки, вход синхронизации каждого из которых через преобразователь частоты подключен е второму выходу блока формирова|ния испытательных сигналов, выход а нализатора через последовательно соединен25 ные блок ком мутаторов и блок, цифровых фильтров соединен с выходом устройства, импульсные входы блока коммутаторов соединены с соответствующими выхода ми блока синхро низации, .пер вый выход которого подклю30 чон к:входу си нхронизации блока цифровых

458954

Та ки м образом, двоичные состояния, отображающие отсутствие о шибок и,наличие ошибок, выводятся для репистрации.в виде синхронных ивазиси нусоидальных частотно-ма|нипулиро55 ван|ных сигналов с нииней и верхней частотами соответственно.

Аналогично на выходе 14 блока цифровых фильтра в формируется частотно- манипулированный сигнал 3iHBIKa ошибками. Этот сигнал мо60 жет быть записан,на отдельную дорожку мавнитной ленты. Ошибке типа трансформации

«1» в «О» соответствует высокий потенциал на выходе зодиака ошибки анализатора 7, а ошибке типа трансформации «О» в «1» — н изкий по65 тенциал. фильтров, входы и выходы блoiKOiB обработки соединены с соответствующими входами и выходами устрой|ства.

В устройстве каждый блок обработки включает триггер, единичный вход которого через последовательно соединенные усилитель-ограничитель, схему, выделения нулевых irlepeceeeний и схему задержки подключен к входу блока, 1выход тривгера соединен .с пер вымя входами двух схем «И», .выход первой из iKoTopblx через делитель соединен с нулевым входом триггера и с:первым выходом блока, выход второй схемы «И» coåäHiíåí с BTopbl&l выходом блока,,вторые входы схем «И» под ключены соответственно,к входу,си нхро низации блока и к выходу схемы |выделения нулевых пересечений.

На фиг. 1 приведена блок-схема предлагаемого устройства; .на фиг. 2 — временные диаграммы иппульсов в характерных точках схемы, причем индекс напряжения соответствует позиции точки, в которой наблюдается это напряжение.

Устройство содержит блок 1 формирования испытательных сигнала в, блок ввода 2, блок синхронизации 3, состоящий из фазового различ ителя 4 узла управления 5 и управляемого делителя 6, анализатор 7 с выходами 8:и 9 сигнала ошибки и сигнала знака ошибки, блок коимутаторов 10 с выходом 11 импульсных сигналов, блок 12 ци фpoiBblx фильтра в с выходами 13 и 14 записываемых сигнала в и Н»пульсных сигналов установки, вырабатываемых в блоке. цифровых ф ильтров из TalKTQBblx импульсов на выходе 15 делителя 6, блоки 16, 17 обработки, преобразователь частоты 18, усилитель-о граничитель 19 с выходом 20, схему 21 выделения нулевых пересечений,21 с выходом 22, схему 23 задержки .с выходом 24, триггер 25, схему «И» 26 с разрешающим сигналом на входе 27, делитель 28 с,выходом 29, схему «И» 30 ic информационными импульса ми на,выходе 31, выходы 32, 33 устройства; входы 34, 35 устройства.

Испытательная последовательность с выхода блока 1 формирования испытательных сигнала в,поступает в дискретный канал связи.

После прохождения через исследуемый ка нал испытательная последовательно сть поступает в приемки к, где,производится BblrrlBJIeHHe элементов, содержащих QIIIIHбки. Приемничек состоит из блока ввода 2, блока синхронизации 3 и анализатора 7.

Бланк ввода .в моменты смены полярности входного сигнала выдает iKopoTKHe импульсы, поступающие на фазовый различитель 4 блока синхронизации 3, Фазовый различитель осуществляет слежение за частотой приходящих из канала им пульсов и выдает iHa узел упра|вления 5 сипналы,,под действием которых происходит доба|вление или вычитание,импульсов в,пер вам каскаде управляемого делителя 6. Таким образом ocylllecTBляется поэлементная синхронизация приходящей из канала связи испытательной последовательности и эталонной .комб инации, вырабатываемой анализатором 7.

Анализатор 7 осуществляет исследование при ни маемой из канала связи испытательной

5 последовательности с целью выявления ошибок. Для этого произ водится цикла ваго фазирова ние лр инимаемой комбинации с эталонной, вырабатываемой в анализаторе 7; в результате на схему сравнения анализатора 7

10 подаются две одинаковые по структуре и согласованные Irro времени последовательности, которые сравниваются |поэлементно.

Если под действием мешающих факторов в канале связи значение элемента принимаемой

15 последовательности меняется, то на,выходе 8 модулей ошибок анализатора 7 имеется импульс ошибки (эпира 8), сопровождаемый сигналом знака ошибочки на выходе 9. Эти сигналы поступают.на упра вляющне входы блока

20 коммутаторов 10, на и м пульсные входы которого с промежуточных ячеек управляемого делителя 6 блока си нхронизации 3 подаются д ве импульсные,послсдователыности, частоты которых кратны соответствующим рабач|им

25 частотам квазиси нусоидального .сигнала, записываемого на магнитную ленту.

При отсутствии ошибок с выхода анализатора 7 поступает низкий потенциал, и блок коммутаторов 10 пропускает на свой, выход 11

30 импульсы, соответствующ|ие нижней рабочей частоте манипулирова нного сигнала. В блоке цифровых фильтров, состоящем из счетчика в и преобразователей код-аналог, этим им пульсы,преобразуются в квазисинусоидальный сиг35 нал, подаваемый для запоминания результата в анализа на выход 13.

Записываемые сигналы синхронизируются импульсами установки с выхода 14,,вырабатываемыми в блоке 12 цифровых фильтров из

40 TaKToiBblx им|пульсов, поступающих с выхода

15 управляемого делителя 6 в блоке синхронизац ии 3.

При появлении ошибок в анализируемой и нформации на выходе 8 модулей ошибок ана45 лизатора 7 имеется высокий потенциал, и блок коммутаторов 10 пропускает им пульсы, соот:ветствующие верх ней рабочей частоте, а на выходе блока цифровых фильтров формируется квазисинусоидальный сигнал.

458954

При демодуляции и статистичеокой обработке ияформации, за писанной на магнитную ленту,,воспроизводимые чаcTQ TIHQ-манипулиpoIBBiHные сигналы поступают на входы 34 и 35 соответственно блоков обработки 16 и 17, В блоки обработки подаются также высокочастотные импульсы, формируемые дисKpeTIHbIIIII преобразователем частоты 18.

На вхо д 34 блока 16 обработки сигналов первого канала поступает частотно-.манипули ро ванный сипнал, соответствующий последо ватель ности модулей ошибок. Указа нный сигнал нормируется по амплитуде в усилителе-ограничителе 19 и Iñ выхода 20 его подается,на схему 21 выделения нулевых пересечений, IKQToрая вырабатывает короткие импульсы, совпадающие по BpeIMeHIH с мо|ментами смены полярности воспроизводимого с ленты сигнала.

Импульсы с выхода 22 схемы выделения нулевых пересечений поступают на схему задержки 23, с выхода 24 которой сипналы, задержанные на время, большее длительности вход ного импульса, уста навливают в единичное состояние триггер 25. На вход 27 схемы

«И» 26 в этот момент поступает разрешающий потенциал, и схема пропускает на свой выход последовательность высокочастотных импульсоВ, поступающих на синхронизирующий вход блока 16 с выхода преобразователя 18.

Делитель 28 осуществляет подсчет импульсов, поступающих на его вход, и через промежуток времени, рав ный полупериоду сред ней частоты манипулированного сигнала, выдает оипнал на выходе 29, устанавливающий тригер 25 в нулевое состояние, после чего схема

«И» 26 получает запрет.

На единичном .выходе 27 триггера 25 формируется опорный импульс, который используется для выделения информационных импульсов. Для этого опорный импульс с выхода 27 подается на один из входов схемы «И» 30, на другой вход которой поступают krMIIIv!Ibñû с выхода 22 схемы 21. В результате на,выходе

31 схемы «И» 30 имеется демодулирования

IToследоBàòåëüHoñòü иHôормациоHных импульсов, соответствующая потоку модулей ошибок и поступающая на выход устройства, а на выходе 29 делителя 28 — последовательность

cHlHxpoHHarkpyIoщих импульсов, поступающая на выход 32 vcTpoHOTBB.

Вследствие отклонения скорости протяжки ленты от номинального з начения импульсы на на вы оде схе мы 23 выделения нулевых пересечений и схемы задержки могут изменять свое Bpe reIHIHoe положение. Если изменение местоположения импульсов происходит в пределах участка, обведенного штрихам и, то;Ioгические «1» и «О» различаются правильно.

5 Aíàëoãè÷íî вышеописанному в олоке 17 выделяются импульсы, соответствующие знакам ошибок.

Синхронизирующие импульсы с выхода 32 ц сипналы модулей ошибок с выхода 31 посту10 пают к внешни м устройствам статистической обработки.

Предмет изооретенпя

15 1. Устройство для контроля ка налов связи, содержащее блок формирования испытательных сипналов, один выход которого через блок ввода соединен с первыми входами анализатора и блока синхронизации, вторым входом

20 подключен ного к другому выходу блока формирования испытательных сигналов, а первый выход блока си|нхронизацпи соединен с ВТорым входом анализатора, о т л и ч а ю щ е е с я тем, что, с целью повышения эффективности

25 контроля, в устройство введены блок ко ммутаторов, блок цифровых фильтров, преооразователь частоты и блоки обрабоп<и, вход синхронизации каждого из которых через преобразователь частоты подключен к второму вы30 ходу блока формирования испытательных сигналов, выход анализатора через последователь но соединенные блок коммутаторов и блок цифровых фильтров соед|инен с выходом устройства, импульсные входы блока коммутато35 роев соеди нены с соответствующими выходами блока синхронизации, первый выход которого под ключен к входу синхронизации бло|ка цифровых фильтров, входы и выходы блоков обработки соединены с соответствующими вхо40 дами и выходами устройства.

2. Устройство по п. 1, отл и ч а ю ще е с я тем, что каждый блок обработки включает триггер, единичный вход которого через последовательHо соединенные усилитель-огра ничи45 тель, схему выделения нулевых пересечений и схему задержки подключен к входу блока, выход триггера соеди не н с первыми входами двух схем «И», выход первой из .которых через делитель соединен с нулевым входом триггера

50 и с IIIPpBbrvl выходом блока, выход второй схемы «И» соединен с вторым вы одом блока, вторые входы схем «И» подключены соответственно к в оду синхронизации блока и к выходу, схемы выделения нулевых пересечений.

458954

„f„0

О -„/ в — -- -- У

Uis

И4

Ugg

U22 24 27 о29

Usr

Фиг.2

Составитель А. Жеренов

Редактор И. Орлова Техред Т. Миронова Корректор Л. Котова

Заказ 561/4 Изд. № 1081 Тираж 740 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 5К,-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2