Устройство для хранения двоичной информации

 

Е изб кратен ил

<п 467394

Сава Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства (22) Заявлено 17.05.74 (21) 2020855/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 15.04.75. Бюллетень № 14

Дата опубликования описания 24.07.75 (51) М. Кл. G 08с 19/28

G 11с 19/00

Государственный комитет

Совета Министров СССР

Ло делам изобретений и открытий

153) УДК 621.398:654.94 (088.8) (72) Авторы. изобретения А. Ф. Авдонин, Н. П. Григорьева, П. У. Каражаев и Р. И. Шнейдер (71) Заявитель Государственный всесоюзный центральный научно-исследовательский институт комплексной автоматизации (54) УСТРОЙСТВО ДЛЯ ХРАНЕНИЯ ДВОИЧНОЙ ИНФОРМАЦИИ

Изобретение относится к области передачи данных.

Известны устройства для хранения двоичной информации, содержащие приемный регистр, выходы которого соединены с информационными входами регистров памяти, формирователь тактов сдвига, выход которого подключен к тактовым входам приемного, выходного и регистров памяти, логические элементы

«ИЛИ», ключ.

Однако при использовании известных устройств отсутствует возможность проверять их аппаратурную исправность, что отрицательно сказывается на времени восстановления работоспособности устройств после каких-либо повреждений.

Предложенное устройство отличается тем, что оно содержит шифратор контрольной комбинации, дешифратор контрольной комбинации и формирователь сигнала исправности, причем выходы шифратора контрольной комбинации соединены с разрядными входами приемного регистра, входы дешифратора контрольной комбинации подключены к разрядным выходам выходного регистра, а выход — ко входу формирователя сигнала исправности и к управляющему входу ключа, через который последний разрядный выход выходного регистра соединен с информационным входом приемного регистра, выход первого из регистров памяти подключен к первому разрядному входу выходного регистра, а выход каждого из последующих регистров памяти соединен с одним из входов соответствующего логического элемента «ИЛИ», который другим входом и выходом подключен между соседними разрядными ячейками выходного регистра.

Это обеспечивает возможность контроля исправности устройства.

1О На чертеже изображена функциональная схема предложенного устройства, которое содержит дешифратор 1 контрольной комбинации, выходной регистр с разрядными ячейками 2i — 2» логические элементы «ИЛИ»

15 3 — 3 ь регистры памяти 4> — 4„, формирователь 5 тактов сдвига, ключ 6, формирователь

7 сигнала исправности, приемный регистр 8 и шифратор 9 контрольной комбинации.

Устройство работает следующим образом.

20 По внешнему управляющему сигналу, подводимому к входу шифратора 9, в приемный регистр 8 записывается контрольная комбинация. Для того, чтобы проверить все разрядны ячейки приемного и выходного регистров, а

25 также регистров памяти, контрольная комбинация должна содержать «1» в старшем разряде. Остальные разряды могут быть любыми. В качестве контрольной комбинации в предложенном устройстве используется слу

30 жебная комбинация 001000001.

467394

По тактовому сигналу, поступающему от формирователя 5, указанный знак записывается в первые разрядные ячейки регистров памяти 4i — 4„. На спаде этого тактового сигнала производится сдвиг информации в приемном регистре и в регистрах памяти. При этом в приемном регистре оказывается записанной сдвинутая на один разряд контрольная комбинация 010000010, а ячейки первых разрядов регистров памяти подготавливаются к приему следующих разрядов.

На фронте следующего тактового сигнала байт, представляющий собой сдвинутую на один разряд контрольную комбинацию, записывается в регистры памяти. На спаде второго тактового сигнала вновь производится продвижение информации в регистрах памяти и остатка от контрольной комбинации в приемном регистре. При этом в приемном регистре оказывается записанным байт 100000100.

Если память исправна, то на фронте такта, соответствующему последнему байту объема памяти, контрольная комбинация из регистров памяти выводится в ячейки 2I — 2 выходного регистра. При этом на выходе дешифратора 1 появляется сигнал, воздействующий на ключ 6 и разрешающий прохождение информации с выходного регистра в приемный регистр. Этот же сигнал воспринимается формирователем 7.

На спаде последнего тактового сигнала контрольная комбинация в выходном регистре сдвигается на один разряд. Передача информации в ячейках 2 — 2„ производится через логические элементы «ИЛИ» 3 — 3 ь

Если регистры памяти исправны, то на оба входа каждого элемента «ИЛИ» поступают одинаковые сигналы. Далее по тактам контрольная комбинация продвигается по ячейкам выходного регистра и через ключ 6 поступает на вход приемного регистра. Когда второй раз контрольная комбинация будет введена в выходной регистр, то от дешифратора 1 поступит сигнал, по которому формирователь 7 сформирует сигнал исправности устройства.

Если регистры памяти неисправны, но дешифратором 1 будет случайным образом дешифрована контрольная комбинация, то комбинация, поступающая на следующих тактах от регистров памяти, окажется несоответствующей сдвинутым байтам контрольной комбинации. Следовательно, будет искажен байт, 5 BBopHMbIB из выходного регистра в приемный.

В этом случае второй раз контрольная комбинация дешифрована не будет и сигнал исправности от формирователя 7 не поступит.

Таким образом, в предложенном устройстве имеется возможность проверять исправность всех составных блоков, а именно, формирователя тактов сдвига приемного, выходного и регистров памяти, а также дешифратора контрольной комбинации.

Предмет изобретения

Устройство для хранения двоичной информации, содержащее приемный регистр, выходы которого соединены с информационными входами регистров памяти, формирователь тактов сдвига, выход которого подключен к

25 тактовым входам приемного, выходного и регистров памяти, логические элементы «ИЛИ», ключ, отличающееся тем, что, с целью обеспечения контроля исправности устройства, оно содержит шифратор контрольной комбинации, дешифратор контрольной комбинации и формирователь сигнала исправности, причем выходы шифратора контрольной комбинации соединены с разрядными входами приемного регистра, входы дешифратора контрольной комбинации подключены к разрядным выходам выходного регистра, а выход — ко входу формирователя сигнала исправности и к управляющему входу ключа, через который последний разрядный выход выходного реги4О стра соединен с информационным входом приемного регистра, выход первого из регистров памяти подключен к первому разрядному входу выходного регистра, а выход каждого из последующих регистров памяти соединен с од45 ним из входов соответствующего логического элемента «ИЛИ», который другим входом н выходом подключен между соседними разрядными ячейками выходного регистра.

467394

Составитель Л. Морозов

Техред М. Семенов

Корректор H. Аук

Редактор Б. Нанкина

Типография, пр. Сапунова, 2

Заказ 2024, 9 Изд. № 1366 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 7К-35, Раушская наб., д. 4/5