Устройство для приоритетного подключения процессоров к запоминающему устройству

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву ,(22) Заявлено 12.04.73 (21) 1907693/18-24 с присоединением заявки №

Государственный комитет (23) Приоритет

Совета Министров СССР публиковано 05.07.75. Бюллетень ¹ 25 (51) М. Кл. G 061 13/00

G 061 9/18 (53) УДК 681.14(088.8) и открытий

Дата опубликования описания 28.11.75 (72) Авторы изобретения

С. И. Пуляев и В. Н. Тихонов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРИОРИТЕТНОГО ПОДКЛЮЧЕНИЯ

ПРОЦЕССОРОВ К ЗАПОМИНАЮЩЕМУ УСТРОЙСТВУ

Изобретение может быть использовано в автоматике и вычислительной технике.

Известно устройство для приоритетного подключения процессоров к ЗУ, содержащее N блоков коммутации, каждый из которых содержит триггер памяти запроса, триггер разрешения, один из входов которого соединен с выходом первого элемента «И».

Известно также устройство приоритетного обращения к блоку оперативной памяти (ОЗУ) в мультивычислительной системе, в котором вычислители (процессоры) направляют запросы на обращение к ЗУ в соответствующие разряды регистра заявок. Число разрядов регистра заявок равно числу вычислителей. В зависимости от наличия заявки и приоритетности задачи вычислитель получает разрешение на обращение к ЗУ. Динамические приоритеты обрабатываемых задач содержатся в регистрах приоритста. Перед каждым обращением вычислителя к ЗУ сигнал разрешения обращения и ОЗУ последовательно проходит ряд логических схем и в зависимости от наличия запроса и приоритетности задачи формируется сигнал обращения к блоку ОЗУ, который проходит через элемент «И».

Недостатком таких устройств является малое быстродействие.

С целью устранения этого недостатка в предложенное устройство дополнительно введен генератор тактовых импульсов, выход которого соединен со входами триггеров разрешения блоков коммутации. В состав каждого блока коммутации введены второй и третий

5 элементы «И» и триггер запроса.

На чертеже изображено устройство для приоритетного подключения процессоров.

Работу устройства разберем на примере ра10 боты одного блока коммутации (звена).

В исходном состоянии на выходах триггера памяти запроса 1, триггера запроса 2, триггера разрешения 3, первого 4 и третьего 5 элементов «И» — низкий потенциал, на выходе

i5 второго элемента «И» 6 — высокий потенциал.

От сигнала «Запрос» триггер памяти запроса устанавливается в «единичное» состояние и через элемент «И» 5 устанавливает триггер запроса 2 в единичное состояние, при котором

20 через первый элемент «И» 4 устанавливается на выходе триггера разрешения 3 высокий потенциал, а триггер памяти запроса 1 устанавливается в нулевое состояние. От заднего фронта тактового импульса генератора такто25 вых импульсов 7 при наличии высокого потенциала на выходе первого элемента «И» 4 триггер разрешения устанавливается в единичное состояние, разрешая обращение к ЗУ, и устанавливает триггер запроса 2 в нулевое состоя30 ние.

476566

Предмет изобретения с 1

Составитель С. Пуляев

Текред М. Семенов

Редактор Л. Утехина

Корректор О. Тюрина

Заказ 2903/б Изд. № 930 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 4(-35, Раушская аб.,,> 4,5

Типография, пр. Сапунова, 2

Высокий потенциал а выходе триггера разрешения 3 последующих блоков коммутации устройства устанавливается сразу же после обслуживания запросов предыдущих блоков коммутации, начиная с первого. По окончании обслуживания запросов на обращение от первого до У-го процессоров, на выходе второго элемента «И» 6 первого блока коммутации устанавливается высокий потенциал, который дает разрешение на формирование обращения к ЗУ триггером 2.

Устройство для приоритетного подключения процессоров к запоминающему устройству, содержащее У блоков коммутации, каждый из которых содержит триггер памяти запроса, триггер разрешения, один из входов которого соединен с выходом первого элемента «И», отличающееся тем, что, с целью повышения быстродействия, в устройство дополпительно введены генератор тактовых импульсов, выход которого соединен со входами триггеров разрешения блоков коммутации, в состав каждого из которых введены второй и третий эле5 менты «И» и триггер запроса; причем в каждом блоке коммутации выход второго элемента «И» соединен с одним из входов третьего элемента «И», второй вход третьего элемента

«И» соединен с выходом триггера памяти за10 проса, выход третьего элемента «И» соединен с одним управляющим плечом триггера запроса, другое управляющее плечо которого соединено с выходом триггера разрешения, а выход соединен с одним из входов первого элемента

15 «И» и с управляющим плечом триггера памяти запроса; остальные входы первого элемента «И» соединены с инверсными выходами триггеров запроса предыдущих блоков коммутации, начиная со второго; входы второго эле20 мента «И» соединены с инверсньгми выходами триггеров запроса остальных блоков коммутации устройства.