Цифровой измеритель девиациии сопротивления

 

иэтОнт::о-" =:,.: .сскеещ библио; . .: 3 11о1;.т А (iп 47736>

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 27.04.73 (21) 1910538/18-10 с присоединением заявки №

ГосУдаРственный комитет (23) Приоритет

Совета Министров СССР по делам изобретений Опубликовано 15.07.75. Бюллетень № 26 (51) М. Кл. б 01г 27/02 (53) УДК 621,317.7.087 (088.8) и открытий

Дата опубликования описания 08.12.75 (72) Авторы изобретения

В. С. Гутников и Х. Б. Аль-Рише (71) Заявитель

Ленинградский ордена Ленина политехнический институт им. М. И. Калинина (54) ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ДЕВИАЦИИ

СОПРОТИВЛЕНИЯ

Изобретение относится к области цифровой измерительной техники.

Известны аналого-цифровые преобразователи для измерения сопротивлений и аналоговых величин с двухтактным или трехтактным интегрированием, содержащие интегратор, задающий генератор, блок управления, цифровой регистр, счетчики, цифровое сравнивающее устройство, ключи и нуль-орган.

Недостатком известного устройства является невозможность определения знака девиации сопротивления и измеряемой величины, необходимость преобразования .значения измеряемой величины в напряжение, а затем осуществления цифрового измерения полученного напряжения и трудность в получении цифрового результата в единицах измеряемой величины. Все это усложняет схему измерения и снижает точность измерения.

Для повышения точности и определения знака девиации сопротивления в предлагаемый измеритель введена схема равнозначности, вход которой соединен с выходом нульоргана и триггером знака, а ее выход подсоединен к тактовому входу триггера управления счетчиком и ключом, причем к суммирующим и вычитающим входам интегратора подведены два дополнительных резистора и переключатель, управляемый дешифратором. При этом с помощью дешифратора, управляющего переключателем, последний подключает измеряемое или одно из образцовых сопротивлений к интегратору в соответствии с состоянием триггеров знака выделения тактов. В течение первого такта интегрирования на интегратор поступает значение падения напряжения от некоторого тока на резисторе, девиацию сопротивления которого необходимо измерить, в течение второго такта интегрирует10 ся падение напряжения от того же тока на образцовом сопротивлении.

Длительность второго такта выбирается равной длительности первого такта, а в тре15 тий такт интегрирования на вход интегратора подается падение напряжения от упомянутого тока на резисторе с образцовым сопротивлением, уменьшенным на значение масштабного коэффициента, причем длительность третьего

20 такта ограничивается временем, в течение которого выходное напряжение интегратора уменьшится до нуля, а в качестве результата измерения используется кодированное отношение длительности третьего такта к дли25 тельности одного из двух первых тактов. При этом результат измерения не зависит от упомянутого тока, линейно связан с измеряемой величиной и достигается достаточно высокая точность измерения за счет возможности вызо бора удобного масштаба и расширения дина477365

3 мического диапазона без использования дополнительного усилителя для этой цели.

На фнг. 1 показана блок-схема описываемого измерителя; на фиг. 2 — временные диаграммы процесса измерения; на фиг. 3— таблица состояний триггеров, выходов схемы равнозначности и выходы нуль-органа.

Цифровой измеритель девиации сопротивления состоит из стабилизатора 1 тока, транзисторных ключей 2 — 5, к которым подключены соответственно сопротивление 6, девиацию которого AR необходимо измерить, образцовое сопротивление 7, и резисторы 8 и 9, значения которых равны эталонному значению, деленному на масштабный коэффициент т. Резисторы 6 и 8 подключены к инвертирующему входу интегратора 10, к неинвертирующему входу подключены резисторы 7 и 9. Интегратор 10 состоит из операционного усилителя 11, конденсаторов 12, 13 и резисторов 14 — 17 с одинаковыми значениями сопротивлений. Выход эмиттера связан с нуль-органом 18, выход которого Р подсоединен на вход схемы равнозначности 19 и к информационному входу D триггера 20 знака. К счетному входу С этого триггера подсоединен выход счетчика 21 и выход устройства запуска 22 через ключ

23 (ИЛИ) . К дешифратору 24 подключе ы прямые и инверсные выходы Q>, Q>, Q,, триггеров 20, 25. Выход Q< триггера 20 подсоединен к входу схемы равнозначности 19 и входу D триггера 26 выделения тактов. Генератор 27 соединен с ключом 28 (4) . Выход устройства запуска 22 связан с ключами

29, 30.

Работает устройство следующим образом.

До начала измерения с помощью импульса запуска сбрасываются показания счетчика 21, и все узлы устанавливаются в исходное нулевое состояние (Q> = Ь= Qa=O; 7„|,-,, =О;

Р=О). При этом импульс запуска блокирует ключ 28, а как только пройдет этот импульс, начинается первый такт интегрирования Т . импульсы стабильной частоты заполняют счетчик 21 через ключ 28, ключи 29, 30 разомкнуты, транзисторный ключ 2 открыт командой деши фратора 24, которая соответствует состояниям Q<=Q =0, а к инвертирующему входу интегратора 10 подключается напряжение, равное падению напряжения на сопротивлении 6(R,,). Выходное напряжение интегратора растет как показано на фиг. 2, где предполагается, что подключение значения падения напряжения на одном из входных резисторов к инвертирующему входу ведет к суммированию, а к неинвертирующему входу — к вычитанию. При этом выход нуль-органа

P = 1 в случае положительного и P=O, в случае отрицательного выходного напряжения.

Из сказанного следует, что в этом такте

Р = 1, откуда выход схемы равнозначности

R = О, поскольку эта схема выполняет функuIm) Л=Ра,+Р@, Hum R=1 0+0.1=0 (строчка 1 таблицы фиг. 3). Конец первого такта (момент 4 на фиг. 2) определяется пе5

in

4 реполнением счетчика 21 импульсами 4 генератора 27. В этот момент поступает импульс выхода счетчика на вход С триггера 25. Задним фронтом этого импульса состояние информационного входа D этого триггера переписывается на его выход.

В этом случае подтверждается нуль на выходе, т. е. Q2 остается равным нулю, так как на входе .0 при этом Q<=0. Этот же импульс поступает на вход С триггера 20 через ключ

23, и состояние информационного входа D этого триггера повторяется на выходе. В этом случае Q> становится равным единице, так как на входе D при этом Р=1. Таким образом, длительность первого такта Т,=То, где

Т вЂ” отрезок времени, соответствующий переполнению счетчика 21.

В момент 4 начинается второй такт интегрирования. Счетчик показывает нули, импульсы fo продолжают заполнять счетчик (так как

Qo 1 в течение этого такта), новые состояния триггеров 20, 25 (Q< —— 1, Q>=0) дешифруются, и значение падения напряжения на образцовом сопротивлении Ro (резистор 7 на фиг. 1) подключается к неинвертирующему входу интегратора 10. Это ведет к вычитанию интеграла (в течение Тп на фиг. 4). В течение второго такта R может быть равным 1 или О, а

Qo=-0, что легко показать следующим образом. В зависимости от знака девиации сопротивления hR, т. е. от R = Ro+ ЛЙ или

Rx=Ro — AR< (где Ro — значение сопротивления резистора 7) можно заметить два случая: а) AR — положительно, нуль-орган не срабатывает в течение этого такта и R=1 ° 1+

+0.0=1, а Яз=О по прежнему; б) AR — отрицательно, до срабатывания нуль-органа R=1, Q>=0 как в случае (а).

В момент срабатывания нуль-органа (4р на фиг. 2) R=O, à Q< остается равным единице и R =0,1+1,0=0. Однако, переход от единицы до нуля подтверждает нулевое состояние

©, так как на выходе D триггера 26 Qa — — О (вторая строчка таблицы фиг. 3).

В обоих случаях (а) и (б) конец второго такта (момент t ) определяется переполнением счетчика 21, с выхода которого поступает импульс на вход С триггеров 20, 25. Задним фронтом этого импульса на входе триггера 25 записывается состояние его информационного входа D, т. е. Q> становится равным 1 (так как на входе D Qi=1). На выходе триггера

20 записывается 1 или О, в зависимости от состояния P в конце второго такта: в случае положительного AR, Р=1 и следует, что Qi становится равным 1, а в случае отрицательного

Р=О и Q становится равным О. В момент 4 начинается третий такт интегрирования: а) состояния Q =1, Q — — О ведут к вычитанию интеграла, однако с меньшим наклоном: падение напряжения на резисторе 9 сопротивление которого 1 подключается к неRo 1 инвертирующему входу интегратора. При этом

477365

R=-1 1+О 0=1, à Q> —— О по прежнему (строка

4 таблицы фиг. 3); б) состояния Q<=-0, Q = — 1 ведут к суммированию интеграла так же с меньшим наклоном, чем во втором такте: падение напряжения

R„3 на резисторе 8 сопротивление которого 1 т ) подключается к инвертирующему входу интегратора. При этом R=1. 1+0 0=1, Q =O (строка 3 таблицы фиг. 3). В момент 4 в обоих случаях (а) и (б), как только срабатывает нуль-орган, изменяется состояние Р, и выходной сигнал схемы равнозначности становится равным нулю: Я=1 0+0 1=1 или

R=O 1+1 0=0. Переход R от 1 до О определяет конец третьего такта (конец измерения), так как при этом переходе на выходе триггера

26 отражается состояние его входа D, т. е.

Q — — 1 и, следовательно, Q© — — О, вследствие чего закрывается ключ 28, и кончается заполнение счетчика 21 импульсами j>. При этом цифровой результат измерения фиксируется в счетчике в требуемом масштабе. Знак девиации сопротивления можно фиксировать и индпцировать в зависимости от состояния Q«r Q в течение третьего такта. Таким образом, относительная измеряемая девиация сопротивления линейно связана с относительным показанием счетчика.

Предмет изобретения

Цифровой измеритель девиации сопротивления, содержащий устройство запуска, генератор эталонных импульсов, ключи, счетчик, связанный с тактовыми входами триггеров знака и выделения тактов, дешифратор, стабилизатор тока, измеряемое и образцовое сопротивления, подключенные к входам дифференциального интегратора, нуль-орган, о т л ич а ю шийся тем, что, с целью увеличения точности и определения знака девиации сопротивления, введены переключатель, два дополнительных резистора и схема равнозначности, вход которой соединен с выходом нульоргана и триггером знака, а ее выход подсоединен к тактовому входу триггера управления счетчиком и ключом, причем к суммирующим и вычитающим входам интегратора подведены два дополнительных резистора и пе25 реключатель, управляемый дешифратором.

477365 фиг. Z

Корректор Н. Аук

Редактор С. Хейфиц

Заказ 2931/1 Изд. Хо 1772 Тираж 902 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пв. Сапунова, 2

Ф ыл . инт

Составитель В. Гаевский

Техред Л, Казачкова