Многоканальный цифровой коррелятор

 

(OllHCAHHE

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистииеских

Реслублик

{") 478315

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 12.05. 74 (21) 2023785/18-24 с присоединением заявки № (23) Приоритет— (51) М. Кл.

С- 06 т 15/34

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.323:

:5 19:2 {088. 8) Опубликовано 25 07 75.Бюллетень № 27

Дата опубликования описания О1.О8.75 (72) А-вторы изобретения

В. А. Гайский, О. М. Макаров и А. И. Ленин

Морской гидрофизический институт АН Украинской ССР (71) Заявитель

{54) МНОГОКАНАЛЬНЫЙ ЦИФРОВОЙ КОРРЕЛЯТОР

Изобретение относится к специализированным средствам цифровой вычислительной техники, предназначенной для анализа слу-чайных процессов.

Известны цифровые корреляторы, содержащие распределительный блок, подключенный к соответствующим блокам задержки, блоки умножения и накапливающие сумматоры.

Однако при .увеличении быстродействия 10 пропорционально требуется увеличение объема аппаратуры.

Ilesü изобретения - повышение быстродействия при относительно незначительном увеличении объема аппаратуры. 15

Достигается это благодаря тому, что коррелятор содержит три блока задержки, общий комбинационный сумматор и четыре группы комбинационных сумматоров, причем выходы первого и второго блоков задержки 20 подключены соответственно к входам общего комбинационного сумматора и к первым входам блоков умножения первой и второй группы, а выход общего комбинационного сумматора соединен с первым входом бло- 25 ков умножения третьей группы; выход третьего блока задержки соединен с входом шестого блока задержки, второй вход которого подключен к выходу седьмого блока задержки, а выходы — соединены соответственно с входом пятого блока задержки, с вторыми входами соответствующих блоков умножения третьей группы, с вторыми входами соответствующих комбинационных сумматоров первой группы и с первымп входами соответствующих сумматоров второй группы, вторые входы последних подключены к выходу седьмого блока задержки, а выходы — ко вторым входам блоков умножения второй группы, выходы которых соединены соответственно с первыми входами комбинационных сумматоров четвертой группы, а их вторые входы подключены к выходам блоков умножения третьей группы, а Выходы — к соответствующим накапливающим сумматорам первой группы; выход четвертого блока задержки соединен с входом седьмого блока задержки; выход которого подключен к входу восьмого блока задержки, соединенному выходом с входом пятого

4783 15 блока задержки. Выходы блока задержки подключены к вторым входам соответствующих комбинационных сумматоров первой группы, соединенных выходами с вторыми входами соответствующих блоков умножения первой группы, подключенных к первым входам соответствующих комбинационных сумматоров третьей группы, вторые входы которых подилючены к выходам соответствующих блоков умножения третьей группы, 10 ,а выходы - к: входам накапливающих сумматоров второй группы.

На чертеже представлена структурная схема коррелятора.

В состав коррелятора входит входной 15 блок 1, предназначенный для приема чисел рядов X и и распределения по выходам их на блоки задержки 2, 2, ... 2

1 2 8 каждый из которых содержит fL сдвиговых регистров по 1П разрядов, где Л, — разрядность чисел X и (, включая знак

<, фд — количество ординат корреляционной функции.

Блоки задержки 2 и 2 служат для за26 поминания и сдвига по = — чисел ряда

fD

Х ка кдый.

Блоки задержки 2, 2 и 2 служат

8 для запоминания и сдвига по С чисел ряда 30 каждый. Блоки задержки 2, 2 и

3 4

25 служат для буферного хранения по Q чисел ряда $ каждый и используются с целью согласования потока данных на входе Ж устройства со скоростью вычислений.

Входы параллельного кода блоков задержки 21, 22 .. . 2 связаны с соответствующими выходами распределительно.го блока 1. Выходы параллельного кода всех чисел блоков задержки 2, 2 и 2

3 4 5 связаны с аналогичными входами блоков задержки 26, 27 и 28. Выход параллель45 ного кода блока 2 подан на вход блоков

2 и 2

Вентильные цепи для коммутации и распределения кодов, а также цепи и уст- 60 ройство управления на схеме не показаны.

Для вычитания чисел предназначены общий параллельный комбинационный сумматор 3 и группа из Q, комбинационных сумматоров 3 . Группа из Q комбинаци2 онных сумматоров 4 и 4 и группа из

1 2

Q комбинационных сумматоров 43 служат для параллельного сложения чисел. 60

Три группы по Q матричных блоков умножения 5, 5 и 5 служат для по1 2 3 парного умножения чисел.

Для накопления результатов вычислений щ значений корреляционной функции предназначены накапливающие сумматоры 6.

Все связи, показанные на схеме, служат для передачи параллельного кода.

Выход блока задержки 2 подан на пер1 вые входы блоков умножения 5 и на первый вход сумматора 3, на второй вход которо1 го подан выход блока задержки 2, который также соединен с первыми входами уст- . ройств умножения 5 . Сумматор 3 предназначен для реализации операции вычитания g.— X (здесь и далее = 1,Q ) и выдачи результата по выходу на первые. входы устройств умножения 5

Группа сумматоров 4 служит для реали1 зации параллельного сложения чисел +

+ у, для чего первые входы сумма i+a торов 4 соединены с выходами чисел блока задержки 2, а вторые входы - с выходами чисел блока задержки 2 Группа сумматоров 4 предназначена для реализации операции сложения чисел

+ . для чего первые входы

&-а +2Ю сумматоров 42 соединены с выходами чисел блока задержки 2,, а вторые входыс выходами чисел блока задержки 2 . Груп8 пы блоков умножения 5 служит для реали1 зации умножения Х."(. + )>+ 1 для чего на вторые входы блоков 5 поданы выходы групп сумматоров 4

Группа блоков умножения 5 редназна2 чена для выполнения операции Х »{ . +

I+K

+ . 1 для чего вторые входы блоков 5 +20, 2 соединены с выходами сумматоров 4

Группа блоков умножения 5 слу жит для

3 реализации операции умножения (р -X. к

i „ /», для чего на вторые входы устройств 5 поданы выходы чисел блока задержки 2

478315

X (K-1))ч1+ jn

У(К-1) )+1 )

"(к ) +) 10

У (к-1)п>«ь«1

У,У .- Jm

V2 УЪ )11+1

У), У,„.1: - У2)-1 р„в;- x„x„. x )

20 где

4 У2 "У)

У2 Уь" 4)п 1

° °

Э \

° ° ° °

К

YO. 0

= Х„Х2, -Х„."Х„

Н где

)Yl

Группа блоков 4 предназначена для реализации операции сложения X.»(y « У. «О.)

+()(. — Х ) х у. ) для чего первые

> +й входы сумматоров соединены с выходами группы блоков умножения 5, а вторые входы - с выходами группы блоков умножения 5

Группа сумматоров 3 служит для реа2 лизации операции вычитания Х (У(«

Ф У } (X X.« )» y. ) для чего первые входы сумматоров 3 соединены с

2 . выходами группы блоков 5, а вторые— с выходами группы блоков 5

Выходы сумматоров 4 и 3 поданы на входы Щ накапливающих сумматоров 6, служащие для накопления кодов 173 значений корреляционной функции Я °, умноJ-1 женных на коэффициент N-)+1. (здесь и далее J=- < П1 ) и Я длина ряда чисел )()

Приведем алгоритм вычисления коррелционной функции, реализуемый в приборе.

Допустим имеются два ряда чисел

Х=Х„, (- ">Х„и Y=y, У,." ) )

1 3. причем и четное, Требуется определить щ значэний взаимной корреляционной функции, причем th = Я, где -целоечис ло. Значения R . взаимной корреляционJ-1 ной функции для центрированных рядов. в известных цифровых корреляторах вычисляются по формуле

1 H=J+1

J-1 М +1 ) „К K+(j-q) для вектора значений (Я- >+1) P, ° в

5 матричной форме можно записать м»,(N-<)>, „(»-> >>»,,...E>> .

К (Ь-1)tnt1 (К-1)1ти2> (a-1)gati,>

"(к-1)m«1 (К-1)т1 "

)» (K 1}%+3 "

Э i

° .

У (К-1)Ntt y(„.1)„,,1"

В частности, при К = 1 получим

Квадратная матрица В обладает свойством равенства членов по диагоналям, т. е. является матрицей Гаккеля, которая симметричным разбиением по столбцам и строкам может быть представлена в виде совокупности четырех матриц, две из которых равны, следующим образом

Обозначим вектор Д, как Q = /Й)> Ь 2 /, З5 rge 81=(X1> X» ° ° а= Х(+1 > ". Х) ), При этом можно записать = ® » 01ва

Для умножения вектора на матрицу Ганкеля справедлив следующий алгоритм 1 ) )1 1 2, 3> ) Можно показать, что описанный алгоритм при 1>> ) 10 требует меньшего количества операций, чем известный алгоритм умножения вектора на матрицу. В аппаратурной реализации алгоритма это даетвыигрыш в оборудовании. В частности, из приведенных выражений видно, что вместо чеЕ) тырех матричных умножений, которые обыч4783 15

7 но необходимы, требуется только три, следовательно, количество блоков умножения сокращается на четверть.

Таким образом, задача вычисления значений корреляционной функции сводится к вычислению 1, произведений векторов на матрицу и алгебраическому суммиро3 ванию произведений. При этом процесс вычисления содержит 5 циклов по а тактов в каждом цикле, т. е. обработка информации осуществляется "пакетами" по а слов каждого ряда.

Рассмотрим работу коррелятора. В начальный момент времени регистры блокрв задержек 2 и накапливающих сумматоров 6 установлена в,нулевое состояние. Из распределительного блока 1 в блоки задержки

2 и 2 заносится в "пакет"Щ первых слов

1 2 ряда X=X»- »a в блоки запер 2, 2. и 2 (через блоки 2, 2 и 2 ) заносит8 3 4 ся,пакет" из — Q. первых слов ряда

2 = a " >a2

Далее начинается собственно вычисление значений взаимной корреляционной функции, для чего осуществляется сдвиг влево на 0 тактов содержимого всех блоков задержки. При этом на входы сумматора 3 с выходов блоков 2 и 22 после1 1 довательно поступают сдвинутые на О, так1тов пары чисел ряда Х, à íà его выходе формируются разности этих чисел, т. е. реализуется операция вычитания двух векторов (— о.„ ), результат которой поступает на входы блоков умножеиия 5

На входы сумматоров 4 и 4 поступа1 ют сдвинутые на Q, тактов пары чисел и реализуются операции сложения двух матриц Ь„Ь и b2 Ъ5, результаты которых поступают на входы устройств умножения

5 и 5 соответственно.

На выходе группы блоков умножения 5 и 5 формируется С (и С ) результат

QMHO2KeHHH вектора А(и д. g) HG CQMhQ MBT» риц (Ь +ф )И (Ь +Ь ), который далее поступает на входы группы сумматоров 4 ,(и 3 ).

На выходе группы блоков .умножения

5 формируется С вЂ” результат умножения.

3 разности векторов d — d на матрицу b>, который далее поступает на вторые входы группы сумматоров 4 и 3

5 В сумматорах 4 осуществляется сло3 жение векторов С и С, а в сумматорах 3 осуществляется вычитание векторов С

10 3 и С с выходов сумматоров 4 и 3 частные значения корреляционной функции поступают в накапливающие сумматоры 6. цикл работы содержит и тактов, т. е. в два:раза меньше, чем в обычном па15 раллельном корреляторе. Одновременно со сдвигом чисел в блоках задержки 2, производится ввод новых чисел рядов (и Х через входной блок 1. При этом за G, тактов полностью обновляется содержимое чи 0 сел ряда Х блоков 2 и 2, содержимое блока 2 переносится в блок 2, новая пачка Ю чисел ряда (заносится в блоки

2 и 2 . По окончании цикла содержимое

25 блоков 2, 27 и 28 заменяется содержимым блоков 2, 2 и 2

Далее цикл работы коррелятора повторяется. После (, циклов в сумматорах 6 накапливаются й) значений корреляционной функции Я J 1, умноженные на коэффициент (М-)+1) Если miCbl и Я= 2,то с достаточной точностью значениц корреляци35 онной функции могут быть взяты со старших разрядов, начиная с Y накапливающихсумматоров 6.

Вычисление автокорреляционной функции производится аналогично при вводе ряда Х

40 на оба входа устройства, Описанный цифровой коррелятор целесообразно использовать как приставку к ЦВМ для повышения ее производительностИ. 5

Предмет изобретения

Многоканальный цифровой коррелятор, содержаший распределительный блок, подключенный к входам соответствующих блоков задержки, блоки умножения и накапливающие сумматоры, отличающийся тем, что, с целью повышения быстродействия, коррелятор сОдержит дополнительнотри блока задержки, общий комбинационный сумматор и четыре группы комбинационных сумматоров, причем выходы первого и втоô783 15 рого блоков задержки под пючены соответственно ко входам общего комбинационного сумматора и к первым входам блоков умножения первой и второй группы, а выход общего комбинационного сумматора соеди- 5 нен с первым входом блоков умножения третьей группы; выход третьего блока задержки соединен со входом шестого блока задержки, второй вход которого подключен к выходу седьмого блока задержки, а выход )g соединен соответственно с входом пятого блока задержки, с вторыми входами соответствующих блоков умножения третьей группы, с вторыми входами соответствующих комбинационных сумматоров первой группы 15 и с первыми входами соответствующих сумматоров второй группы, вторые входы которых подключены к выходу седьмого блока задержки, а выходы к вторйм входам блоков умножения второй группы, выходы кото- 20 рых соединены соответственно с первыми входами комбинационных сумматоров четвертой группы, вторые входы которых подключены к выходам блоков умножения третьей группы, а выходы - к соответствующим накапливающим сумматорам первой группы; выход четвертого блока задержки соединен с входом седьмого блока задержки; выход которого подключен к входу восьмого блока задержки, соединенному выходом с входом пятого блока задержки, выходы которого.подключены к вторым входам соответствующих комбинационных сумматоров первой группы, соединенных выходами с вторыми входами соответствующих блоков умножения первой группы, подключенных к первым входам соответствующих комбинационных сумматоров третьей группы, вторые входы которых подключены к выходам соответствующих блоков умножения третьей группы, а выходы - к входам накапливающих сумматоров второй группы.