Преобразователь интервалов времени в цифровой код

 

1111 519706

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Со1оа Советских

Сомиалнстнческих

Республик (61) Дополнительное е авт. свид-ву (22) Заявлено 23.10.74 (21) 2070062/21 с присоединением заявки № (23) Приоритет

Опубликовано 30.06.76. Бюллетень № 24

Дата опубликования описания 06.08.76 (51) М. Кл,2 б 06Г 5j00

Государственный комитет

Совета Министров СССР по делам изобретений н открытий (53) УДК 621.317.70 ,(088.8) (72) Автор изобретения

А. И. Слобожанин (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ИНТЕРВАЛОВ ВРЕМЕНИ

В ЦИФРОВОЙ КОД

Изобретение относи1ся к электроизмерительной технике и может использоваться в устройствах кодирования временных интервало.в.

Известен .преобразователь временного интервала в код )IJ, реализующий метод задержанных совпадений в сочетании со счетI4O-HiVIlI)ЛьСHbIM iMeT0jJ,0iVI. В 3TOM IlpP.06p330B3теле линии задержки соединены через вентили со счетчиками младшей декады, и уточнение результата происходит только в младшем р азряде.

Известен также преобразователь интервалов времени в цифровой код j2J содержащий линии задержки с отводами, соединенными с и нформационными входами регистров памяти разрядов и с входами схем соорки, выходы которых связаны с первыми входами формирующих триггеров, выходами подключенных к входам линий задержки разрядов, следующих за ста ршим, вход линии задержки которого соединен с входной шиной.

В этом устройстве в процессе преобразова.ния оценивается последовательно каждый из десятичных разрядов, начиная со,старшего.

Время преооразования этого преобразователя состоит из времени задержки старшей линии задержки и времени оценки старшего разряда.

Цель изобретения — сокращение времени преобразования.

Это достигается тем, что в предлагаемом прсобразователе второй вход формирующего триггера старшего разряда соединен с входом линии задержки старшего разряда и управляющим входом регистра памяти старшего разряда, выходы всех формиру1ощих триггеров подключены к вторым входам фо„.мирующих триггеров следующих разрядов, а выходы фо1!миру1огц11х т!риггеров ь четных р 1!зрядах соединен ьl с Ilp 1!в,,!я к!и!11ми Iтход I

vIH регис гров пам>1 I II следу!оп1их нечетных разрядов, причем первые выходы линий задержки в четных разрядах связаны с IIp313ляющими входами регистров памя III.

На чертеже представлена структурная электрическая схема предлагаемого преобразователя.

»peoop3çîâ3Tåëü состоит из входной шины

1, линий задержки 2 с отводами, формирую20 щих триггеров 3 разрядов, регистров памяти

4 с одиннадцатью входами и схем сборки 5 передних фронтов интервалов времени. Линия задержки 2 старшего разряда имеет десять отводов через каждые 10 мксек, линия

25 задержки 2 второго разряда — 10 отводов через 2 мксек, а линия задержки 2 третьего разряда — 10 отводов через 0,1 мксек.

Преобразователь работает следующим образом.

33 Пусть требуется преобразовать интервал времени Т„.=18,2 мксек. В исходном состоя519706

4()

55 нии формирующие lpHi геры v иалОдл1 гся В ну,1ЕВОМ .СОСтОяНИИ, трИГГЕ} ы 1 ь ipuB НаМятИ

Ч В НЕЧЕТНЫХ раэрядаХ В Н1.ioBV.Н СОСтОяНИИ, а триг1еры регистров ла ikiH e v четных pBdBрядах — в единичном. 11схо,iьыи инт gBd i времени „" подают на линию задержки старшего разряда. г1а ее выходах «з» — «О» появля1отс)1 ин l ерва чы i задержанные 0 fНО ИтЕЛЬНО ДРУГ ДРУ. d Hd ВРеМЯ ДИAРЕlnvсти старшегО разряда, T. е. на iu мксек. adдсржансiые 11е}iедн1«е yguiiiBI i Iiucip iiaiuT

Hdi}i0p3IdJJiioHIa&Ie входы рва негра памяти ч

Сi a}iLUoi О paalidgd. Задиин фрОН1 1 д 11}1ОХОди! на g 11рав. я1ощии вход ре1и 1рd 1амяги

01арш010 р зр>1да и зз11}1ещаеi но f) II. .Иие

ЗНДЕ})жаННЫХ ПЕРЕДНИХ ф}10нiОВ r z На ИнфОРмационные входы регис i }id 11амя1и -1 с< aliLLleГО РИЗРЯДа, и таиж»ePOOPaCBIBdeT фОРМИрующии триггер а старшего разряда B единичное состояние.

1 ри этом в регистр памяти ч старшего разряда проходит один задержаннын переднии

ipp0HT „., следовательно, B старшем разряде запише1ся число «l». 1 леду ющии непосредственно за задним ippoHTQM исходного интервала „переднии фронт задержанного исходного интервала со схемы соорки б старшего разряда возвращает формирующии триггер

v старшего разряда в исходное состояние, 1РОРМИРУя ДОПОЛНИтЕЛЬНЫИ ИНтЕРВаЛ ВРЕМЕНИ, равнь|и НО,U мксек — 1д,и м ксек — — i,o мксек.

d адержанные передние фронты первого сформированного интервала BpeixieHH, проходя по линии задержки и второго разряда, поступают íà информационны входы регистра памяти 4 второго разряда, име10щего ооратныи порядок накопления. аднии фронт сфо рмированного интервала времени с выхода формирующего триггера 3 старшего разряда переорасывает формирующии триггер второго разряда в единичное состояние, и первый задержанныи заднии фронт сформированного интервала запрещает поступление задержанных передних ippOHTOB с1рормированного интервала ьремени в регистр памяти 4 второго разряда. Число задержанных ,передних фронтов сформированного интервала времени, поступивших на регистр памяти

4 второго разряда, на один оольше старшеи цифры сформированного интервала. Это позволяет правильно оценивать лоследующие дополнения. При этом на регистр памяти 4 второго разряда поступают два передних фронта сформированного интервала времени, следовательно, во втором разряде запишется число «8», 4

Следующий непосредственно за задним фронтом сформированного интервала времени задержанный передний фронт сформированного интервала времени сбрасывает через схему сбо рки 5 второго разряда формирующий триггер 3 второго разряда в исходное состояние. При этом формируется второй дополнительныи интервал времени, равный

2,0 мксек — 1,8 мксек=0,2 мксек. Этот интервал, равный остатку от оценки Т„ в других разрядах, оценивается в третьем разряде так же, как и в старшем. Б третьем разряде записывается число «1». 1 аким образом, в предлагаемом преобразо,вателе в нечетных разрядах оценивается остаток от оценки в старших разрядах, а в четных — дополнение. Поэтому время лреобразования равно сумме времени оценок остатков в нечетных и дополнений в четных разрядах.

Формула изобретения

Преобразователь интервалов времени в циф ровой код, содержащий линии задержки с отводами, соединенными с информационными входами регистров памяти разрядов и с входами схем сборки, выходы, которых связаны .с первыми входами формирующих триггеров, выходами подключенных к входам линий задержки разрядов, следующих за старшим, вход линии задержки которого соединен с входной шиной, о т л и ч а ю,шийся тем, что, с целью со|кращения времени п реобразования, в нем второй вход формирующего триггера старшего разряда соединен с входом линии задержки старшего разряда и управляющим входом регистра памяти старшего разряда, выходы всех формирующих триггеров подключены к вторым .входам формирующих триггеров следующих разрядов, а выходы формирующих триггеров в четных разрядах соединены с управляющими входами регистров памяти следующих нечетных разрядов, причем первые выходы линий задержки в четных разрядах связаны с управляющими входами регистров памяти.

Источники информации, принятые во внимание при экспертизе.

1. Э. И. Титис. Преобразователи информации для электронных цифровых вычислительных устройств. М., «Энергия», 1970, стр, 223.

2. Авт. св. СССР № 271131, кл. G 06F

5/00, 1968.

519706

f//poc

Составитель В, Лившиц

Редактор Е. Караулова Техред А. Камышникова Корректор О. Тюрина

Заказ 1591/15 Изд. № 1481 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 5Ê-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2