Устройство для приема информации с обнаружением ошибок

 

О ll И С А!Н,„,И,-;, ;Е ;: $)6480

И 3 О Б Р Е Т Е-НАНЧЕ

Союз Советсних

Социалистических

Республин

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид- ву (22) Заявлено 23.06.75 (21) 2148126f24 с присоединением заявки № (23) Приоритет

Опубликовано 30.04.77. Бюллетень № 16

Дата опубликования описания 23.05.77 л G 08С 25 00

Н 041 1/00

Государственный комитет

Совета Министров СССР ло делам изобретений н открытий

621.398 (088.8) (72) Автор изобретения

А. К. Великолуг (71) Заявитель

Научно-исследовательский и проектный институт автоматизированных систем управления (54) УСТРОЙСТВО ДЛЯ ПРИЕМА ИНФОРМАЦИИ

С ОБНАРУЖЕНИЕМ ОШИБОК

Изобретение относится к автоматике и пе редаче цифровых данных и может использоваться в информационных системах для отображения цифровой информации на рассредоточенных пунктах .пр иема.

Известны устройства для передачи и приема и нформации с временным у плотнением каналов связи. Для поддержания синх рон ности и синфазности передающих и приемных расп|ределителей в них используются высокостабильные генераторы и сложные схемы поэлементной и цикло|вой синхронизации (1).

Известны та кже устройства для,приема информации, содержащие распределитель, выделитель сиихронизи ручощего импульса, генератор импульсов, блок памяти и .элементы И (2), а также устройство, в котором используется непрерывный циклический о прос источнивсо в информации (3). Одна|ко в известных устройствах не производится обнаружение ошибок в принимаемой и нформации, а приемные,распределители должны .и меть такое же количество элементов, как и передающие.

Известно также устройство для п1риема информации, осуществляющее последовательную обработку п ринятой информации и содержащее,генератср импульсов, блок фазирования, преобразователь последователь ного кода в параллельный, блок памяти, узел обнаружения ошибок, элементы сравнения и элементы И (4). Однако это устройство громоздко в случае его технической реализации для приема большого объема передаваемых сообщений.

5 Наиболее близким к предлагаемому техническим решением является устройство для п риема информации с обнаружением ошибок, содержащее блок фази рованпя, первый вход которого и первый вход первого элемента И

10 соединены с входом устройства, пе рвый выход блока фазирования подключен к второму входу первого элемента И, выход которого соединен с входом преобразователя последовательнolо кода в,параллельный, информацион ные выходы кото рого под кл|очены к соответствующим входам блока памяти, разрешающие входы кото рого соединены с выходами информационных элементов И, первые .входы которых .подключены к выходам ком20 мутатора, дешифратор и элементы ИЛИ и И (5).

Однако известковое устройство не обеспечивает достаточной надежности приема при передаче на пункт большого числа сооощений, 25 Цель изобретения — повышение надежности приема больших объемов информации, поступающей с центрального пункта по односторо1н нему каналу связи.

Это достигается тем, что в предлагаемое

30 устрой ство введены двоичные счетчики групп

556480 и нформацип, и двоичные счетчики разрядов информацийки, дополнительные элементы И, блок сравнения кодов и блок об на ружения ошибок, первый выход которого подключен к второму;входу блока фазирования и к уп равляющему входу блока памяти, второй выход соединен с вторыми входами информационных элементов И, первый управляющий выход,преобразователя последовательного кода в параллельный подключен к первому входу блока обнаружения ошибок и к управляющим входам дешифрато ра и бло|ка сравнения кодов, второй управляющпй выход преобразователя последователыного кода в параллельный соединен со счетным входом двоичного счетчика разрядов информации, третий управляющий выход сссдинен с первым входом второго элемента И и с вторым, входом блока обна рун4ения ошибок, четвертый управляющий выход.подключен к первому входу третьего элемента И и к третьему входу бло|ка обнаружения оишбок, второй выход блока фази ровяния подключен к четвертому входу блока обнаружения ошибск, к входу сброса двоичного счетчика блоков и нформации и к первому входу элемента ИЛИ, третий выход блока <разирова ния ссединен с входом сброся двоичнсго счетчика групп информации, выход третьего элемента И непосредственно и через двоичный счетчик групп информации соединен с соответствующими входами четвертого элемента И, выход второго элемента

И непосредсгвенно и через дно ичный счетчик олоков и нформации соединен с соответствующ ими входами, пятого элемента И, выходы двоичного счетчика групп и и формации, двоичного счетчика блоков информации и д воичного счетчика разрядов информации под ключены к входам коммутатора, информационные выходы преобразователя последовательного кода в параллельный, а также объединенные о. ноименные выходы четвертого и пятого элементов И годключены к соот ветству|ощпм входам блока сравнения кодов, выход которого соединен с вторым входом элемента

ИЛИ и пятым входом блока обнаружения ошибок, выход элемента ИЛИ подключен к входу сброса двоичного счетчика разрядов инфс рмации, выходы которого через дешифратср соединены соответственно с третьим входом блока фазирсвания и с Bтоpыми входами второго и третьего элемента в И..

На чертеже, показана структурная схема предлагаемого устройства.

Устройство содержит преобразователь 1 последсвательного кода в параллельный, элемент И 2,,блок 3 фазирс вания, двоичные счетчики групп информации, блоков информации, разрядов информации 4, 5 и 6, элементы-И 7 и 8, дешифратор 9,,элементы И 10 и 11, элемент ИЛИ 12, блок 13 сравнения кодов, блок 14 обнаружения ошибок, коммутатор .15, информационные элементы И 16 —

16ь блок 17 памяти (18 — 21 — управляющие выходы преобпазователя 1; 22,— 224 — его ин10

2О

2д

6 3

65 формационные выходы; 231 — 234 — кодовые выходы двоичного счетчика 4 групп информации; 241 — 244 — кодовые выходы двоич|ного счетчика 5 блоков информации; 25r — 254— кодовые выходы двоичного счетчика 6 разрядов информации) .

Работа устройства заключается в следующем.

На вход устройства по одностороннему каналу овязи. поступает информация, содержащаяся в источниках информации, полный объем которых разбит на т групп, каждая гр уппа — . на k,блоков, причем каждый, блок содержит l,ðàçðÿä0â (знаков). Весь объем информации, состоящий из т k l разрядо в, передается последовательно, по разрядно в течение одного полного цикла в односторонний ка нал связи, при этом циклы, повторяются непрерывно. Скорость .передачи определяется типом канала связи и допустимым временем ожидания. В одном полном цикле на вход устройства поступает т адресных комбинаций .номеров групп, т-lг адресных комб инаций номеров блоков, т фяэирующих комбинаций

«Начало цикла» и одна фазирующая комби нация «Конец цикла». Все комбинации, как информационные, так и адресные и фазирующие, передаются двоичным семиэлементным кодом, например, старт-стопныih способом.

Кодовая часть каждой комбинации состоит из четырех инфoipibraIIионных элементов, двух элементов признака группы или блока и элемента дополнения до четности. К этим семи элементам добавляются фазирующие элеме нты — стартовый и стопо|вый.

В процессе передачи производится последователыный опрос раз рядов первой группы, затем второй и т. д. в по ряд ке возрастания их номеров.

Полный цикл передачи начинается передачей фази рующей комбинации «Номер цикла», например, состоящей из eoсьми «нулей», включая стартовый. По двухпроводной линии связи, соединяющей центральный пункт с пунктом приема, она поступает на вход блока

3 фазиро вания. Он подсчитывает количество

«нулей», следующих один за другим, и если их поступит точно восемь подряд, выдает по од ному выходу потенциальный сигнал, открывающий элемент И 2, а по другому выходу— импульсный сигнал, устанавливающий в исходные состояния счетчики 5 и 6. Счетчик 4 устанавливается в исходное состояние сигналом «Конец» предыдущего цикла. Следующей поступает;комбинация номера первой группы, которая будет иметь вид «0010001». Здесь первые четыре элемента, считая справа, п редставляют двоичное изображение десятичного числа «1», означающего .номер первой группы, а «единица» пятого элемента несет,в себе признак того, что передаваемая комбинация является адресной и передается адрес группы. После приема преобразователем 1 этой комбинации на информационных выходах .22r — 224 установится,на время, равное дли556480

65 тельности стоповой посылки, комбинация

«0001», ста ртовьтй импульс с,выхода 19 зани.мает «единицу» в счетчике 6, а импульс, соответствующий «единице» пятого элемента комбинации, с выхода 21 поступает на вход элемента .И 10. Декодирование состояний счетчика 6 осуществляется дешифратором 9.

Проверка того, что после комбинации «начало цикла» первой должна поступить комбинация номера группы, про из водится соединением,первого выхода дешифратора 9 с вторым входом элемента И 10. Поэтому, если счетчиках 6 находи тся в состоянии «0001», то элемент И 10 открыт и импуль|с с выхода 21 установит счетчик 4 .в состояние «0001», а та к>ке откроет элемент И 7.

Таким образом, на двух группах входов блока 13 сравнения кодов устанавливаются кодовые комб инации: «0001», действующая на выходах 22т — 22, и «0001», дей ст вующая на выходах 23т — 23 счетчика 4. Импульс, подтверждающий четность ппинятой ком бинации, с выхода 18 по ступает на сттробир ющий вход блока 13 сравнения кодов, который, проверяет идентичность, кодов, и в случае их неидентичности на его выходе импульс не появляется, олагодаря чему блок 14 обнаружения ошибок вьтпабатьт вает сигнал «Ошибка», возвращающий блох 3 фазирования в исходное состояние, при котором запрещен прием комбинаций преобразн вателем 1. Если же коды идентичны и котттбттнатгия четная, преобразо вателт> начинает,по нем очередноттт комбинации, которая несет в себе номер пенвого блоха первой группы и имеет вид «0100001». Здесь первые четыре элемента, считая справа, ппедставляют двоичное изображение десятичного числа «1», оз начающего номер первого блока, а

«единица» в шестом элементе означает признак номера блока. На выходах 221 — 22 вновь устанавливается комбинация «0001», в счетчих 6 добавляется «единица», сигналом с его второго выхода открывается элемент И 11 и с выхода 20 записывается «единица» в счетчик 5, который устанавливается в состояние «0001». Блох 13 аравнения кодов проверяет, ках и в .предыдущем случае, кодовое состояние счетчика 5 и код, поступающий по выходам 22т — 22.. В случае идентичности кодов на выходе блока 13 сравнения кодов появляется импульс, подтверждающий, верность приема этой адресной, комбинации и через элемент ИЛИ 12 устанавливающий в исходное состояние двоичный счетчих 6. Вслед за этим начинают .поступать информационные комбинации разряда в первого .блока первой группы, каждая из них п роверяется на четность и по выходам 22,— 224, передается в блок 17 памяти и сопровождается синхросигналом, вьтрабатьт1ваемьтм блоком 14 об нару>кения ошибок.

После приема раз|рядов пер ваго блока на вход преобразователя 1 поступает комбинация номера второго блока «0100010». После ее лриема счетчик 6 устанавливается в (l+

+1)-е состояние (t — количество разрядов в блоке). С (1+1)-го выхода дешифратора 9 псступает сигнал, открывающий элемент И

11, благодаря чему с его выхода на вход двоичного счетчика 5 поступает имп льс, переводящий его в состояние «0010». После этого ,блох 13 араннения кодов сравнивает код на вь .ходах 24т — 24. счетчика 5 и код на выходах 22т — 22.: описанным порядком, после чего вновь сбрасывается в исходное состояние двоичный счетчик 5 и начинается ппием .разря",ов второго блока и т. д.

После приема разрядов !г-го блока в первой группе постс"пает комбинация номера втот>ой группы, затем таким же порядком адресньте и информационные Koìáèíàöèè, относящиеся к этой группе.

C помотп=ю коммутатора 15 пппоиз водтттся нт.тбо р ну>хной гп ппы и нужного блока. Он соединен с выхода и двоичных счетчитко B 4, 5 и 6 23т — 23,, 24 — 24.. и 25 — 25;. В отпезхи впемени, в теченце которых принимаются комбинапии выбранного блоха. поочередно, в порядке поступления разрядов этого блока, подготавливаются элементы И 16т — 16, а,в моменты псступления на их объединенные ВТорьте входы синхпосигнала в соответствутотттие ячейки блока 17 памяти запи сьтваются значе,ния разпядов, поступающие по выходам 22т—

22,.

После пепедачи всех t разпядов последнего

k-го блока последней т-й гп пчты передается фазирхюшая комбинапия «аконец цикча».

Пптт э ом на (1+I)-м выходе дешифратора 9 должен поя вттться сигнал. разрешаю|ций ппттем этой комбинации, состоящей, наппттмеп, из восьми «единиц», в т.лючая стоповою, блоком

3 фаз ттрова ния. После ее приема устанатвлнвается в исходное состояние двоичный счетчик 4, а следующей за ней комбинацией «Начало цикла» устанавливаются в исходные состояния двоичные счетчики 5 и 6, после чего продолжается аналогично работа в следующем цикле.

При обнаружении любой отпибки — в адресной или информационной ком бинацтти— вход преоб1разователя 1 закрывается сигналом от блока 3 фазирования, а блок 14 обнаружетния ошибок выдает сигнал стирания, по которому стирается информация в блоке 17 памяти.

В предлагаемом устройстве улучшены эхономичесеие и эксплуатационные .характеристики; при иапользо вании устройства упрощаются каналы связи. повышаются достоверность приема информации и мобильность vcTройстна.

Формула изобретения

Устройство для приема информации с обнаружением ошибок, содержащее блох фазирования, первый вход которого и первый вход первого элемента И соед иненьт с входом устройства, первый выход блоха фазирования птодключен к второму входу первого элемента

556480

И, выход которого соединен с входом прео бразователя последовательного кода в параллельный, информационные выходы которого

:подключены к соответствующим входам бло ка памяти, разрешающие входы которого соединены с выходами информационных элементо в И, первые входы которых подключены к выходам коммутатора, дешифратор и элементы ИЛИ и И, о тл и ч а ю щ е ется тем, что, с целью повышения надежности приема информации, в него введены двоичные счетчики, дополнительные элементы И, блок сравнения кодов и блок обнаружения ошибок, первый выход которого под ключен к,второму входу блока фазирования и к управляющему входу блока памяти, второй выход соединен с вто рыми входами информационных элементов

И, первый управляющий выход преобразо вателя последовательного кода в параллельный подключен к первому входу блока обнаружения ошибок и к управляющим входам дешифратора и блока сравнения кодов, второй управляющий выход лреобразователя последовательного кода в параллельный соединен со счетным входом двоичного c leTVHEB разрядов информации, третий управляющий выход соединен с перовым входом второго элемента

И и с вторым входом блока обнаружения ошибок, четвертый угравляющий выход под,ключен к первому входу третьего элемента И и к третьему входу блока обнаружения ошибок, второй выход блока фазирования подключен к четвертому входу блока обнаружения ошибок, к входу сброса д воич ного счетч ика блоков информации и к первому входу элемента ИЛИ, третий выход блока фазирования соединен с входом сброса двоичного счетчика групп информации, выход третьего элемента И непосредственно и через двоичный счетчик групп информации соединен с соответствующими входами четвертого элемента И, выход второго элемента И непосред5 ственно и через,д воичный счетчик блоко в HBформации соединен с cooT ветствующими входами пятого элемента И, выходы двоичного счетчика групп информации, двоичного счетчика блоков информации и д воичного счет10 чика разрядов информации IIoglKJIIo÷åíû к входам коммутатора, информационные выходы преобразователя последовательного кода в параллельный, а также объединенные од ноименные выходы четвертого и пятого элемен15 то в И подключены к соответствующим входам блока сра внения кодов, выход которого соединен с вторым входом элемента ИЛИ и пятым входом блока обнаружения ошибок, выход элемента ИЛИ подключен к входу

20 сброса двоичного счетчика разрядо в и нформации, выходы которого через дешифратор соединены соответственно с третьим входом блока фазирэвания и с вторыми входами второго и третьего элементов И.

Источники инфор мации, принятые во внимание,при экспертизе:

1. Емельянов Г. А. и др. Частотное телеуара вление. М., «С вязь», 1966, с. 153 — 170.

30 2. Тутев ич В. Н. Основы телемеханики.

М.— Л., «Энергия», 1967, с. 69, рис. 6 — 2.

3. Там хке, с. 73, рис. 6 — 3.

4. Юргенсон P. И. Помехоустойчивость цифровых систем передачи телемеханической ин35 формации, Л., «Энергия», 1971, с. 185 — 186, рис. 6 — 3.

5. Тутевич В, Н. Телемеханика. М., 1973, с. 329 — 331.

556480

Редактор Е. Караулова

Заказ 1057/17 Изд. Ко 391 Тираж 775 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 5К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

Составитель Н. Лысенко

Техред 3. Тарасова

Корректоры: О. Тюрина и Т. Добровольская